數字系統設計與Verilog HDL

內容簡介

《數字系統設計與VerilogHDL(第4版)》根據EDA課程教學要求，以提高數字設計能力為目的，系統闡述數字系統開發的相關知識，主要內容包括EDA技術、FPGA/CPLD器件、Verilog硬體描述語言等。全書以QuartusⅡ、SynplifyPro軟體為平台，以Verilog—1995和Verilog—2001語言標準為依據，以可綜合的設計為重點，通過大量經過驗證的數字設計實例，系統闡述數字系統設計的方法與技術，由淺入深地介紹Verilog工程開發的知識與技能。

圖書目錄

第1章 EDA技術概述1

1.1 EDA技術及其發展1

1.2 Top-down設計與IP核復用4

1.2.1 Top-down設計4

1.2.2 Bottom-up設計5

1.2.3 IP復用技術與SoC5

1.3 數字設計的流程7

1.3.1 設計輸入7

1.3.2 綜合9

1.3.3 布局布線9

1.3.4 仿真10

1.3.5 編程配置10

1.4 常用的EDA軟體工具10

1.5 EDA技術的發展趨勢14

習題115

第2章 FPGA/CPLD器件16

2.1 PLD器件概述16

2.1.1 PLD器件的發展歷程16

2.1.2 PLD器件的分類17

2.2 PLD的基本原理與結構19

2.2.1 PLD器件的基本結構19

2.2.2 PLD電路的表示方法20

2.3 低密度PLD的原理與結構21

2.4 CPLD的原理與結構26

2.4.1 宏單元結構26

2.4.2 典型CPLD的結構27

2.5 FPGA的原理與結構30

2.5.1 查找表結構30

2.5.2 典型FPGA的結構32

2.6 FPGA/CPLD的編程元件37

2.7 邊界掃描測試技術41

2.8 FPGA/CPLD的編程與配置43

2.8.1 在系統可程式43

2.8.2 CPLD器件的編程44

2.8.3 FPGA器件的配置44

2.9 FPGA/CPLD器件概述50

2.10 FPGA/CPLD的發展趨勢54

習題255

第3章 Quartus Ⅱ集成開發工具56

3.1 Quartus Ⅱ原理圖設計56

3.1.1 半加器原理圖設計輸入56

3.1.2 編譯與仿真60

3.1.3 1位全加器編譯與仿真64

3.2 Quartus Ⅱ的最佳化設定65

3.2.1 分析與綜合設定65

3.2.2 最佳化布局布線67

3.2.3 設計可靠性檢查72

3.3 Quartus Ⅱ的時序分析73

3.3.1 時序設定與分析73

3.3.2 時序逼近75

數字系統設計與Verilog HDL

基本介紹

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