矽中介層是一種用於先進半導體封裝（特別是2.5D封裝）的互連結構，它是一塊精密的電路晶片，內部布置了密集的電信號傳輸通道，通過微凸塊和矽通孔技術實現多個裸片之間以及裸片與封裝基板之間的高密度、高性能電連線，旨在提升頻寬、減小延遲與功耗。
該技術由台積電在2000年代末至2010年代初率先提出並量產，其CoWoS工藝是代表性方案。2012年，台積電為賽靈思生產的Virtex-7 FPGA成為首個大規模套用該技術的產品。隨著AI晶片發展，矽中介層面臨成本高昂、散熱瓶頸和尺寸限制等挑戰，促使業界探索有機中介層、矽橋及玻璃中介層等替代方案。
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技術原理
矽中介層是用於先進封裝，特別是2.5D封裝的互連結構，充當多顆裸晶與封裝基板之間的橋樑，在2.5D封裝中，它被視為整合HBM與高性能GPU/CPU的核心製程之一。矽中介層通過微凸塊連線上方的晶片如GPU和HBM，並通過矽通孔和凸塊連線下方的基板。其內部布置了密集的電信號傳輸通道，通過縮短晶片間的傳輸距離，實現晶片與晶片、晶片與基板之間的高密度、高性能電信號互連，從而大幅最佳化電力消耗與數據處理速度，提升整體性能與電力效率，減少信號傳輸的延遲和功耗。
發展歷程
矽中介層技術擁有超過20年的發展歷史，其概念和套用形式經歷了多次演變。2000年代末至2010年代初，台積電率先提出並量產了採用矽中介層的CoWoS（Chip-on-Wafer-on-Substrate）工藝。2012年，台積電為賽靈思（Xilinx）生產的Virtex-7 FPGA商用上市，成為產業內首個大規模套用矽中介層的產品，奠定了該技術在高性能計算封裝中的地位。
台積電CoWoS-S技術從2011年第一代（Gen-1）的最大約775 mm（近1倍光罩尺寸），發展到2014年第二代（~1,150 mm）、2019年第四代（~1,700 mm，約2倍光罩），直至2021年第五代達到2,500 mm（3倍光罩尺寸）。新一代（第六代）CoWoS-S預計在2023年研發，矽中介層尺寸計畫達到約3,400 mm（4倍光罩尺寸）。為應對大尺寸需求，台積電持續推進技術升級，2025年已實現3.5倍光罩尺寸的CoWoS-L封裝的大批量生產，並計畫未來推出7倍光罩尺寸的方案。
隨著AI和高性能計算晶片對高密度布線和高電流路徑的需求，中介層正變得越來越厚、越來越複雜，金屬層從目前典型的最多四層向更多層（如八到十層）發展。同時，中介層技術正從主流的無源結構，向集成電源管理、I/O等功能的“有源中介層”探索，以提供更節能的多核計算架構。
技術特點
矽中介層是一種用於先進封裝，特別是2.5D/3D封裝的互連結構，其充當多顆裸晶與封裝基板之間的橋樑，在晶片封裝中扮演關鍵角色。矽中介層的核心結構包括用於水平布線的金屬布線層以及用於垂直互連的矽通孔。
矽中介層的製造成本高昂，這源於矽材料本身及複雜的半導體工藝步驟。隨著中介層面積增大，矽晶圓存在“圓切方”的幾何損耗問題，導致產能利用率下降、成本急劇上升且良率控制難度增加。面對AI晶片千瓦級功耗，矽中介層的熱導率成為散熱瓶頸，可能導致晶片過熱，限制算力提升。
矽中介層的面積受限於光刻掩膜版尺寸，大尺寸矽中介層在製造中易出現機械翹曲、分層開裂等問題，影響封裝可靠性。在高頻工作條件下，矽中介層可能面臨信號串擾和插入損耗等信號完整性挑戰。為應對成本與尺寸挑戰，衍生出局部互連的“矽橋”技術，例如英特爾的EMIB。同時，產業界正在探索有機中介層、玻璃中介層等替代方案，以尋求成本、性能和可靠性的平衡。
套用領域
矽中介層是AI/高性能計算晶片封裝的關鍵使能技術，主要用於集成GPU、CPU等邏輯晶片與高頻寬記憶體，以提升數據處理速度並降低功耗。
其核心套用場景包括高端FPGA、AI加速器以及需要高密度互連的網路ASIC。在高端FPGA領域，賽靈思Virtex-7系列是首批大規模套用矽中介層的產品。在AI加速器領域，矽中介層技術已套用於英偉達GPU、華為昇騰等產品。
技術挑戰與發展趨勢
矽中介層面臨著成本高昂和散熱瓶頸等挑戰。隨著AI/HPC晶片面積和功耗的持續增長，矽中介層的製造成本急劇上升，其約150-160 W/m·k的熱導率也難以滿足千瓦級晶片的散熱需求。
為應對挑戰，行業正積極研發矽中介層的替代或補充材料。有機中介層（RDL）隨Fan-Out封裝興起，在材料和製造成本方面更低，但犧牲了部分I/O密度。玻璃中介層易於實現超精細電路，可最佳化面積、縮短線長並提升信號完整性，但距離量產可能還有數年時間。碳化矽（SiC）中介層的熱導率高達490W/m·K，約為矽的3倍以上，熱膨脹係數與晶片材料更匹配，有助於解決散熱瓶頸。
為適應AI/HPC晶片對高密度布線和更高性能的需求，中介層結構正持續演進。中介層正變得越來越厚，金屬布線層從目前典型的約四層，向八到十層發展，以容納更密集的互連和更高電流路徑。同時，業界正從無源結構向有源中介層探索，即在矽中介層上集成電晶體、電容、電阻或電源管理等有源電路，以提供更節能的架構並提升性能，但目前主要受限於成本、良率和散熱管理挑戰，多用於高端定製解決方案。
為降低對昂貴且大尺寸矽中介層的依賴，業界主要從兩個方向探索。最佳化與橋接技術方面，採用局部矽橋（如英特爾的EMIB）僅在晶片互連關鍵區域使用矽，或像台積電CoWoS-L那樣通過增大面板利用率來緩解成本壓力。更為激進的“去中介層”方案也在研究中，例如SK海力士探索將HBM4直接堆疊在處理器上；三星考慮通過光學互連將HBM模組與邏輯單元解耦；此外，也有公司（如Eliyan）研發PHY接口技術，試圖讓裸片直接在有機襯底上實現高速互連，從而規避對矽中介層的需求。
綜合來看，矽中介層技術在未來呈現多元化發展趨勢。短期（未來1-2年）內，憑藉其成熟的工藝、高互連密度和清晰的產業生態，矽中介層仍將是支撐AI/HPC晶片量產的主流方案。中長期來看，材料多元化方案將共存並分化，有機中介層等更具成本效益的替代方案市場份額有望增長，但矽中介層在需要超高互連密度的特定高性能場景中仍將保有一席之地。同時，激進的“去中介層”方案和更複雜的集成有源器件的中介層，分別代表了成本驅動和性能驅動的兩個長期探索方向。
