基本概念,技術原理與關鍵組件,設計方法與平台,主要技術方案,市場套用與發展趨勢,
基本概念
2.5D封測是一種區別於傳統2D封裝的積體電路先進封裝技術，其核心在於在晶片與封裝基板之間增加了一層矽中介層。該矽中介層採用矽工藝製造，利用其精細的金屬線寬和間距能力，實現晶片間的高密度互連。該技術通常涉及兩個或更多小晶片組裝在一起，通過矽中介層進行電氣連線和信號傳輸。
2.5D先進封裝技術對於延續摩爾定律具有重要意義，已成為半導體產業的重要發展方向。它通過縮簡訊號傳輸距離、最佳化空間利用，能夠有效提升系統性能、降低功耗。
技術原理與關鍵組件
2.5D先進封裝區別於普通2D封裝，主要在於多了一層矽中介層，它採用矽工藝。該基片採用矽通孔技術，也被稱為矽中介層。
矽通孔技術是實現中介層垂直互連的基礎。一項關鍵技術是面對面晶片鍵合，通過36 µm的極細微凸點間距實現，提供了高互連密度和更低的線路寄生效應。
高頻寬存儲接口的互連是中介層設計中的主要挑戰，需要綜合考慮性能、可實現性等多種因素。通過仿真分析確定了基於格芯65 nm三層金屬矽工藝的HBM2e 3.2 Gb/s互連設計規則，權衡了性能和可實現性。
基於Cadence 3D-IC平台的Interposer設計方法，並結合HBM接口的自動布線腳本可以快速實現Interposer設計。
Foveros 2.5D提供了多種解決方案：Foveros-S 2.5D將多個晶片並排放置在作為互連橋接的矽中介層上；Foveros-R 2.5D沒有中介層，使用扇出型重布線層，可實現靈活的異構系統；Foveros-B 2.5D可以套用有源和無源矽橋結合重布線層，用於需要多個基片芯粒的解決方案。
設計方法與平台
2.5D封測設計相比傳統2D封裝更為複雜，主要在於採用了矽工藝的矽中介層。其設計需要利用矽工藝的細金屬線寬和間距能力實現高密度互連，並綜合考慮性能、可實現性及成本等多重因素。其中，高頻寬存儲接口的互連是設計中的主要挑戰之一。
基於專業電子設計自動化平台的設計流程可用於實現從前期分析、物理實現到仿真驗證的全流程設計。針對HBM2e等高速接口，可採用自動布線腳本提高設計效率。設計實例表明，在格芯65 nm三層金屬矽工藝上，可以實現HBM2e 3.2 Gb/s的高速互連，並通過信號與電源完整性仿真驗證了其在性能與成本上的優勢。
英特爾的Foveros 2.5D是一種先進的晶粒堆疊封裝技術。其關鍵設計特徵包括採用36 µm極細微凸點間距的面對面晶片鍵合，以實現高互連密度和低布線寄生效應。該技術包含多種配置以適應不同成本、性能和集成密度的設計需求，例如Foveros-S使用矽中介層，Foveros-R使用扇出型重布線層，Foveros-B結合了矽橋與重布線層。其設計支持與UCIe開放互連標準兼容，便於異構集成。
2.5D封測的設計需要在互連性能、工藝可實現性、封裝良率以及總體成本之間進行仔細權衡。不同技術路徑的選擇正是這種權衡的體現。
主要技術方案
矽中介層是2.5D先進封裝的核心技術方案之一，採用矽工藝以實現高密度互連。
英特爾的Foveros 2.5D是代表性的主動/被動晶片堆疊封裝技術。該技術於2019年首次推出，通過36 µm的微凸點實現面對面晶片鍵合以提供高互連密度和低寄生效應。Foveros 2.5D技術系列包含多種配置：Foveros-S 2.5D將多個晶片並排放置在矽中介層上；Foveros-R 2.5D使用扇出型再布線層而無中介層；Foveros-B 2.5D結合矽橋與再布線層。此外，Foveros 2.5D可與嵌入式多晶片互連橋技術結合形成EMIB 3.5D方案。主流的2.5D封裝方案普遍兼容開放的UCIe互連標準以實現高密度集成。
市場套用與發展趨勢
2.5D先進封裝在人工智慧、5G、大數據、雲計算等行業套用普遍。典型套用包括搭載HBM的NVIDIA AI GPU和英特爾Meteor Lake CPU。
隨著2.1D和2.3D封裝能力的發展，2.5D的市場份額可能逐漸下降。扇出型RDL等替代方案因成本與良率優勢正在擴展套用領域。
良率損失是繼續使用矽中介層的主要原因，成本與良率成為技術選型的關鍵考量。例如，ASE SPIL的扇出RDL技術聲稱在性能上超過2.5D先進封裝。2024年，中國大陸企業在2.5D封測市場占據重要份額，如盛合晶微在該領域收入規模排名第一，市場占有率約85%。
