《Altera可程式邏輯器件的套用與設計》是由俞一鳴等人著作、機械工業出版社出版的教輔類圖書，本書從實際套用的角度出發，系統的介紹了Altera公司的CPLD和FPGA產品。其中，對CPLD著重介紹了MAX II系列產品，對FPGA著重介紹了CYCLONE II和Stratix II系列產品。本書最後給出了DMA控制器和多路ADC採集系統兩個大型實例，以使讀者了解FPGA的具體開發流程，提高自己的實際開發技能。
基本介紹
- 書名：Altera可程式邏輯器件的套用與設計
- 作者：俞一鳴，等 編
- ISBN：9787111221333
- 出版社：機械工業出版社
- 出版時間：2007-09-01
- 裝幀：平裝
基本信息,內容簡介,目 錄,
基本信息
叢 書 名：
ISBN：9787111221333
版 次：1
頁 數：235
裝 幀：平裝
開 本：
所屬分類：圖書 > 教材教輔 > 大學教材
內容簡介
《Altera可程式邏輯器件的套用與設計》從實際套用的角度出發，系統的介紹了Altera公司的CPLD和FPGA產品。其中，對CPLD著重介紹了MAX II系列產品，對FPGA著重介紹了CYCLONE II和Stratix II系列產品。本書最後給出了DMA控制器和多路ADC採集系統兩個大型實例，以使讀者了解FPGA的具體開發流程，提高自己的實際開發技能。
本書既可以作為廣大電路設計工程師、硬體設計工程師、系統驗證工程師和FPGA設計工程師等人員的參考書或者培訓教材，同時也了作為高等院校相關專業本科生和研究生的參考書。
目 錄
叢書序
前言
第1章 可程式邏輯器件概述
1.1 可程式陣列邏輯
1.2 通用陣列邏輯
1.3 CPID和FPGA
第2章 MAXⅡ系列CPLD
2.1 概述
2.2 MAXⅡ系列CPLD的結構
2.2.1 邏輯陣列與邏輯單元
2.2.2 MAXⅡ系列CPLD中的連線通路
2.2.3 全局時鐘網路
2.2.4 FLASH中的用戶使用區
2.2.5 輸入/輸出單元
第3章 CYCLONEⅡ系列FPGA
3.1 概述
3.2 CYCLONEⅡ系列FPGA的結構
3.2.1 邏輯單元與邏輯陣列
3.2.2 內部連線通路
3.2.3 時鐘資源
3.2.4 內部存儲器
3.2.5 嵌入乘法器
3.2.6 輸入/輸出引腳
3.3 FPGA晶片的配置
3.3.1 主動串列模式
3.3.2 被動串列模式
3.3.3 JTAG模式
第4章 AtratixⅡ系列FPGA
4.1 概述
4.2 StratixⅡ系列FPGA的結構
4.2.1 自適應邏輯模組和邏輯陣列
4.2.2 內部連線通路
4.2.3 時鐘控制
4.2.4 片記憶體儲器
4.2.5 數位訊號處理模組
4.2.6 輸入/輸出引腳
4.3 FPGA晶片的配置
4.3.1 快速被動並行模式
4.3.2 主動串列模式
4.3.3 被動串列模式
4.3.4 被動並行異步模式
4.3.5 JTAG模式
第5章 使用FPGA的內部資源
5.1 鎖相環
5.2 RAM
5.2.1 單口RAM
5.2.2 雙口RAM
5.2.3 先入先出存儲器
第6章 DMA控制器
6.1 設計基礎知識
6.1.1 DMA控制器的概念
6.1.2 WISHBONE匯流排
6.1.3 DMA控制器的功能和結構
6.2 DMA控制器的具體設計
6.2.1 FIFO模型的設計
6.2.2 DMA控制器的可綜合代碼設計
6.2.3 簡單測試代碼的設計
6.3 DMA控制器的實現
第7章 多路ADC採集系統
7.1 PLL單元
7.2 ADC控制邏輯
7.2.1 RAM地址控制邏輯
7.2.2 掃描範圍控制
7.2.3 ADc採樣時鐘控制
7.2.4 ADC採樣過程控制
7.2.5 RAM的讀寫控制
7.3 雙口RAM
7.4 FIFO控制單元
7.4.1 數據格式轉換
7.4.2 FIFO計數邏輯
參考文獻
前言
第1章 可程式邏輯器件概述
1.1 可程式陣列邏輯
1.2 通用陣列邏輯
1.3 CPID和FPGA
第2章 MAXⅡ系列CPLD
2.1 概述
2.2 MAXⅡ系列CPLD的結構
2.2.1 邏輯陣列與邏輯單元
2.2.2 MAXⅡ系列CPLD中的連線通路
2.2.3 全局時鐘網路
2.2.4 FLASH中的用戶使用區
2.2.5 輸入/輸出單元
第3章 CYCLONEⅡ系列FPGA
3.1 概述
3.2 CYCLONEⅡ系列FPGA的結構
3.2.1 邏輯單元與邏輯陣列
3.2.2 內部連線通路
3.2.3 時鐘資源
3.2.4 內部存儲器
3.2.5 嵌入乘法器
3.2.6 輸入/輸出引腳
3.3 FPGA晶片的配置
3.3.1 主動串列模式
3.3.2 被動串列模式
3.3.3 JTAG模式
第4章 AtratixⅡ系列FPGA
4.1 概述
4.2 StratixⅡ系列FPGA的結構
4.2.1 自適應邏輯模組和邏輯陣列
4.2.2 內部連線通路
4.2.3 時鐘控制
4.2.4 片記憶體儲器
4.2.5 數位訊號處理模組
4.2.6 輸入/輸出引腳
4.3 FPGA晶片的配置
4.3.1 快速被動並行模式
4.3.2 主動串列模式
4.3.3 被動串列模式
4.3.4 被動並行異步模式
4.3.5 JTAG模式
第5章 使用FPGA的內部資源
5.1 鎖相環
5.2 RAM
5.2.1 單口RAM
5.2.2 雙口RAM
5.2.3 先入先出存儲器
第6章 DMA控制器
6.1 設計基礎知識
6.1.1 DMA控制器的概念
6.1.2 WISHBONE匯流排
6.1.3 DMA控制器的功能和結構
6.2 DMA控制器的具體設計
6.2.1 FIFO模型的設計
6.2.2 DMA控制器的可綜合代碼設計
6.2.3 簡單測試代碼的設計
6.3 DMA控制器的實現
第7章 多路ADC採集系統
7.1 PLL單元
7.2 ADC控制邏輯
7.2.1 RAM地址控制邏輯
7.2.2 掃描範圍控制
7.2.3 ADc採樣時鐘控制
7.2.4 ADC採樣過程控制
7.2.5 RAM的讀寫控制
7.3 雙口RAM
7.4 FIFO控制單元
7.4.1 數據格式轉換
7.4.2 FIFO計數邏輯
參考文獻
