AMD EPYC Venice是AMD EPYC伺服器處理器，代號Venice，基於Zen 6微架構，採用台積電2nm製程工藝。該處理器於2025年6月在Advancing AI大會上被介紹，並計畫於2026年推出。
其最高版本集成多達256個核心，整體性能較前代提升超過70%，記憶體頻寬高達1.6TB/s。採用全新SP7平台和雙IO Die架構，支持PCIe 6.0通道和高速DDR5記憶體。主要面向數據中心和AI計算等高負載場景。
基本介紹
- 外文名：AMD EPYC Venice
- 產品類型：伺服器處理器
- 上市時間：2026年
產品規格,技術架構,產品型號,產品設計,市場套用,發布歷程,
產品規格
AMD EPYC Venice處理器採用台積電2納米（N2P）製程工藝，提供基於Zen 6和Zen 6C架構的不同型號。其中，Zen 6C架構版本最高配備256個核心與512個執行緒，Zen 6架構版本最高配備96個核心與192個執行緒。
在快取方面，基於Zen 6C架構的頂級型號，其每個核心複合晶粒（CCD）內置128MB三級快取，整顆處理器的三級快取總容量高達1GB（1024MB）。基於Zen 6架構的型號，每個CCD配備48MB三級快取，整顆處理器三級快取總容量為384MB（96核版本）或768MB（192核版本）。
記憶體方面，處理器支持16通道DDR5記憶體，兼容MR-DIMM與MCR-DIMM新型記憶體模組，記憶體總頻寬最高可達1.6TB/s。
I/O擴展能力顯著增強，在雙路（2P）伺服器配置下可提供總計128條PCIe 6.0通道。同時，CPU到GPU的互聯頻寬達到上一代產品的兩倍。
技術架構
AMD EPYC Venice處理器採用新一代Zen 6及Zen 6C微架構。其CCD（計算核心）採用台積電2nm（N2P）製程，並完成了從FinFET向GAA（全環繞柵極）電晶體的過渡；而負責I/O的IOD則採用6nm製程，形成異質製程封裝。
EPYC Venice提供Zen 6和Zen 6C兩種核心版本。其中，Zen 6C版本通過更高密度的CCD設計實現核心數突破：每顆Zen 6C CCD可容納32個核心，較前代Zen 5C的16核設計直接翻倍，使得處理器在僅使用8顆CCD的情況下即可達到最高256核心/512執行緒的配置。標準的Zen 6版本每個CCD則包含12個核心，最高提供96核心/192執行緒。在快取方面，每顆Zen 6C CCD內置128MB L3快取，整顆處理器L3快取總容量高達1GB；Zen 6版本每個CCD則配備48MB L3快取。
EPYC Venice採用了全新的雙I/O Die（IOD）設計，兩顆IOD的總面積達750mm，遠超前代的單一IOD設計。這一設計大幅提升了處理器的I/O能力，包括記憶體通道、PCIe與CXL擴展頻寬，以更好地支持AI伺服器中GPU與高速網路設備的密集部署。
EPYC Venice及行業基準測試（如SPECrate 2017 INT）顯示，基於Zen 6架構的EPYC Venice相較前代EPYC Turin（基於Zen 5），在整體性能與能效上實現了超過70%的代際提升，同時執行緒密度也提升了超過30%。性能提升部分源於核心數量的增加，部分則來自指令每周期執行效率（IPC）、運行頻率及整體架構的最佳化。
產品型號
AMD第六代EPYC Venice處理器主要分為Zen 6和Zen 6C兩種架構版本。
Zen 6標準版最高提供96個核心和192個執行緒，採用8個CCD設計，每個CCD包含12個核心，L3快取總計384MB，TDP約為600W，對應SP7平台。
Zen 6C高密度核心版最高提供256個核心和512個執行緒，採用8個CCD設計，每個CCD包含32個核心，L3快取總計1GB，TDP範圍在350至400W之間。該版本根據不同平台細分，SP7平台支持最高256核配置，而SP8平台支持最高128核配置。
此外，還存在標準版192核配置，包含16個CCD，每個CCD含12個核心，輔以768MB L3快取。AMD還確認了配備3D V-Cache的EPYC Venice-X變體。
產品設計
AMD第六代EPYC（代號Venice）伺服器處理器採用了全新的平台與插槽設計，將使用全新的SP7（面向高端解決方案）與SP8（面向入門級伺服器）CPU插槽平台。為應對核心數量增加帶來的功耗挑戰，新的SP7平台預計將帶來大幅供電能力強化，處理器的TDP功耗範圍可達700-1400W，標誌著AMD進入千瓦級處理器時代。為此，AMD為EPYC “Venice”平台準備了新的散熱設計方案，例如通過定製的高性能冷板、冷卻分配單元等技術來滿足高功耗需求。
在擴展性方面，EPYC Venice支持PCIe 6.0與CXL擴展。其採用了全新的雙I/O Die（IOD）架構，兩顆I/O Die的總面積達750mm，遠超前代的單一I/O Die設計。這一設計使得記憶體通道、PCIe與CXL擴展能力大幅提升，更有利於支持AI伺服器中GPU與高速網路設備的密集部署。
在核心架構上，Venice處理器分為Zen 6和Zen 6c兩種核心版本。Zen 6版本最多擁有96個核心（8個CCD，每CCD 12核），而Zen 6c版本通過更高密度的CCD設計，最多可擁有256個核心（8個CCD，每CCD 32核）。快取配置同步升級，每顆Zen 6c CCD內置128MB L3快取，使得256核版本的處理器總L3快取容量高達1GB。
在製程工藝上，負責運算的CCD採用台積電2納米（N2P）製程，而負責I/O的I/O Die則維持6納米製程。
市場套用
EPYC Venice處理器憑藉其超高的核心數量、強大的快取和記憶體性能，適用於人工智慧訓練、大數據分析、雲計算等對計算力要求極高的前沿領域。該處理器是AMD下一代“Helios”AI機架解決方案的核心組件，將與AMD Instinct MI400系列GPU、AMD Pensando “Vulcano” DPU/NIC以及ROCm軟體棧協同工作，構成面向AI數據中心的全棧解決方案。該處理器已被美國能源部選中，與Instinct MI430X GPU共同用於建造名為“Discovery”的超級計算機。多個雲端OEM合作夥伴已經將首個Venice平台上線，為發布時的廣泛雲部署奠定了基礎。
