數字系統設計與VHDL

《數字系統設計與VHDL（第二版）》是為本科生和研究生撰寫的數字系統設計高級課程教材，它把工業標準硬體描述語言VHDL和數字系統設計融為一體。

基本介紹

• 書名：數字系統設計與VHDL
• 作者：羅斯（CharlesH.Roth(美國)LizyKurianJohn
• ISBN：9787121067280
• 定價：55.00 元
• 出版社：電子工業出版社
• 出版時間： 2008
• 開本：16

內容簡介

作者首先複習了數字系統設計的基本原理，然後從VHDL語言的基礎知識開始，覆蓋了許多基於VHDL語言的數字系統設計高級專題。學生了解基本原理之後，學習數字系統設計的最好方法是通過實際例子。因此本書中包含了豐富的設計實例，從簡單的二進制加法器到複雜的微處理機設計，書中都進行了詳細的介紹。《數字系統設計與VHDL（第二版）》的最大特點不是把VHDL語言作為單純的程式語言來講解，而是把重點放在VHDL語言在數字系統設計中的實際套用上。

作者簡介

CharlesH.Roth,Jr.：分別在明尼蘇達大學、麻省理工學院和史丹福大學獲得電子工程專業本科，碩士和博士學位．1961年就職於德克薩斯大學奧斯汀分校，目前是電氣與計算機工程系的教授。Roth博士曾開發了邏輯設計課程的自學平台，因其出色的工程教育模式獲GeneralDynamicsAward獎。他的授課和研究領域涵蓋了數字系統理論和設計、微計算機系統和VHDL套用，出版了4本著作。

目錄

第1章邏輯設計基本原理簡介

1.1組合邏輯電路

1.2布爾代數與代數式的化簡

1.3卡諾圖

1.3.1用卡諾圖中嵌入的變數進行化簡

1.4用與非門和或非門進行設計

1.5組合電路中的冒險

1.6觸發器和鎖存器

1.7MEALY時序電路設計

1.7.1MEALY時序電路設計例子1：序列檢測器

1.7.2MEALY時序電路設計例子2：BCD碼一餘3碼轉換器

1.8MOORE時序電路設計

1.8.1MOORE電路例子1：序列檢測器

1.8.2MOORE電路設計例子2：非歸零碼-曼徹斯特碼轉換器

1.9等價狀態和狀態表化簡

1.10時序電路的時序

1.10.1傳輸延遲、建立時間和保持時間

1.10.2最大時鐘工作頻率

1.10.3時序條件

1.10.4時序電路中的毛刺

1.10.5同步設計

1.11三態邏輯和匯流排

習題

第2章VHDL簡介

2.1計算機輔助設計

2.2硬體描述語言

2.2.1如何學習一種語言

2.3組合邏輯電路的VHDL描述

2.4VHDL模組

2.4.1四位全加器

2.4.2BUFFER模式的使用

2.5順序語句和進程語句

2.6用進程語句模擬觸發器

2.7含有WAIT語句的進程

2.8兩種VHDL延遲：傳輸延遲和慣性延遲

2.9VHDL代碼的編譯、仿真與綜合

2.9.1多進程仿真

2.10VHDL數據類型和運算符

2.10.1數據類型

2.10.2VHDL語言的運算符

2.11簡單綜合示例

2.12多路選擇器的VHDL設計

2.12.1並發語句的使用

2.12.2進程的使用

2.13VHDL語言的庫

2.14用VHDL進程語句模擬暫存器和計數器

2.15VHDL的行為和結構描述方式

2.15.1時序機建模

2.16變數、信號和常數

2.16.1常數

2.17數組

2.17.1矩陣

2.18VHDL中的循環語句

2.19ASSERT和REPORT語句

習題

第3章可程式邏輯器件簡介

3.1可程式邏輯器件簡介

3.2簡單可程式邏輯器件

3.2.1隻讀存儲器

3.2.2可程式邏輯陣列

3.2.3可程式陣列邏輯

3.2.4可程式邏輯器件/通用陣列邏輯

3.3複雜可程式邏輯器件

3.3.1CPLD示例：XILINX公司的COOLRUNNER系列晶片

322可程式邏輯陣列

3.2.3可程式陣列邏輯

3.2.4可程式邏輯器件，通用陣列邏輯

3.3複雜可程式邏輯器件

3.3.1CPLD示例：Xilinx公司的CoolRunner系列晶片

3.4現場可程式門陣列

3.4.1FPGA的結構

3.4.2FPGA編程技術

3.4.3可程式邏輯模組的結構

3.4.4可程式互聯

3.4.5FPGA中的可程式I/O模組

3.4.6FPGA中的專用元件

3.4.7FPGA的套用

3.4.8FPGA設計流程

習題

第4章設計舉例

4.1BCD碼-七段顯示解碼器

4.2BCD加法器

4.332位加法器

4.3.1先行進位加法器

4.4交通燈控制器

4.5控制電路狀態圖

4.6記分板和控制器

4.6.1數據通道

4.6.2控制器

4.6.3VHLD模型

4.7同步與去抖動

4.7.1單脈衝發生器

4.8相加-移位結構乘法器

4.9陣列結構乘法器

4.9.1VHDL編程

4.10有符號整數/分數的乘法

4.11鍵盤掃描器

4.11.1掃描器

4.11.2去抖動器

4.11.3解碼器

4.11.4控制器

4.11.5VHDL代碼

4.11.6鍵盤掃描器的測試平台

4.12二進制除法器的設計

4.12.1無符號數除法器

4.12.2有符號數除法器

習題

第5章SM圖與微程式

5.1狀態機流程圖

5.2SM圖的推導

5.2.1二進制乘法器

5.2.2擲骰子遊戲

5.3SM圖的實現

5.3.1二進制乘法器控制器的實現

5.4擲骰子遊戲的實現

5.5微程式

5.5.1雙地址微代碼

5.5.2單限制量、單地址微代碼

5.5.3擲骰子遊戲控制器的微程式實現

5.6連結狀態機

習題

第6章FPGA設計實例

第7章浮點數算數

第8章VHDL語言的高級議題

第9章RISC微處理器設計

第10章硬體測試和可測試性設計

第11章設計實例補充

附錄AVHDL語言小結

附錄BIEEE標準庫

附錄CTEXTIO包集合

附錄D專題設計項目

索引

參考文獻

……

圖書信息

書 名: 數字系統設計與VHDL

作　者：王金明

出版社： 電子工業出版社

出版時間： 2010年5月1日

ISBN: 9787121107870

開本： 16開

定價: 42.00元

內容簡介

《數字系統設計與VHDL》根據EDA課程教學要求，以提高數字設計能力為目的，系統闡述了數字系統開發的相關知識，主要內容包括EDA技術、FPGA/CPLD器件、VHDL硬體描述語言、數字系統的設計最佳化及套用等。全書以Quartus Ⅱ、Synplify Pro軟體為平台，以VHDL 87和VHDL 93語言標準為依據，以可綜合的設計為重點，基於Altera的DE2-70平台，通過大量經過驗證的數字設計實例，系統闡述了數字系統設計的方法與技術，由淺入深地介紹了VHDL工程開發的知識與技能。

《數字系統設計與VHDL》的特點是：著眼於實用，緊密聯繫教學實際，實例豐富。全書深入淺出，概念清晰，語言流暢。可作為電子、通信、微電子、信息、電路與系統、通信與信息系統以及測控技術與儀器等專業本科生和研究生的教學用書，也可供從事電路設計和系統開發的工程技術人員閱讀參考。

圖書目錄

第1章　EDA技術概述

1.1　EDA技術及其發展

1.2　Top-down設計與IP核復用

1.2.1　Top-down設計

1.2.2　Bottom.up設計

1.2.3　IP復用技術與SoC

1.3　數字設計的流程

1.3.1　設計輸入

1.3.2　綜合

1.3.3　布局布線

1.3.4　仿真

1.3.5　編程配置

1.4　常用的EDA軟體工具

1.5　EDA技術的發展趨勢

習題1

第2章　FPGNCPLD器件

2.1　PLD器件概述

2.1.1　PLD器件的發展歷程

2.1.2　PLD器件的分類

2.2　PLD的基本原理與結構

2.2.1　PLD器件的基本結構

2.2.2　PLD電路的表示方法

2.3　低密度PLD的原理與結構

2.4　CPLD的原理與結構

2.4.1　宏單元結構

2.4.2　典型CPLD的結構

2.5　FPGA的原理與結構

2.5.1　查找表結構

2.5.2　典型FPGA的結構

2.6　FPGAJCPLD的編程元件

2.7　邊界掃描測試技術

2.8　FPGA/CPLD的編程與配置

2.8.1　在系統可程式

2.8.2　CPLD器件的編程

2.8.3　FPGA器件的配置

2.9　FPGA/CPLD器件概述

2.10　FPGA/CPID的發展趨勢

習題2

第3章　QoartusII集成開發工具

3.1　QuartusII原理圖設計

3.1.1　半加器原理圖設計輸入

3.1.2　編譯與仿真

3.1.3　1位全加器編譯與仿真

3.2　QuartusII的最佳化設定

3.2.1　分析與綜合設定

3.2.2　最佳化布局布線

3.2.3　設計可靠性檢查

3.3　QuartusII的時序分析

3.3.1　時序設定與分析

3.3.2　時序逼近

3.4　基於宏功能模組的設計

3.4.1　乘法器模組

3.4.2　除法器模組

3.4.3　計數器模組

3.4.4　常數模組

3.4.5　鎖相環模組

3.4.6　存儲器模組

3.4.7　其他模組

習題3

第4章　VHDL設計初步

4.1　VHDL簡介

4.2　VHDL組合電路設計

4.2.1　用VHDL設計基本組合電路

4.2.2　用VHDL設計加法器

4.3　VHDL時序電路設計

4.3.1　用VHDL設計D觸發器

4.3.2　用VHDL設計計數器

4.4　Synplify Pro綜合器

4.5　Synplify綜合器

習題4

第5章　VHDL結構與要素

5.1　實體

5.1.1　類屬參數說明

5.1.2　連線埠說明

5.2　結構體

5.3　VHDL庫和程式包

5.3.1　庫

5.3.2　程式包

5.4　配置

5.5　子程式

5.5.1　過程(PROCEDURE)

5.5.2　函式(FUNCTION)

5.6　VHDL文字規則

5.6.1　標識符

5.6.2　數字

5.6.3　字元串

5.1　數據對象

5.7.1　常量

5.7.2　變數

5.7.3　信號

5.7.4　檔案

5.8　VHDL數據類型

5.8.1　預定義數據類型

5.8.2　用戶自定義數據類型

5.8.3　數據類型的轉換

5.9　VHDL運算符

5.9.1　邏輯運算符

5.9.2　關係運算符

5.9.3　算術運算符

5.9.4　並置運算符

5.9.5　運算符重載

習題5

第6章　VHDL基本語句

6.1　順序語句

6.1.1　賦值語句

6.1.2　IF語句

6.1.3　CASE語句

6.1.4　LOOP語句

6.1.5　NEXL與EXHL語句

6.1.6　WAIT語句

6.1.7　子程式調用語句

6.1.8　斷言語句

6.1.9　REPORT語句

6.1.1　0NULL語句

6.2　並行語句

6.2.1　並行信號賦值語句

6.2.2　進程語句

6.2.3　塊語句

6.2.4　元件例化語句

6.2.5　生成語句

6.2.6　並行過程調用語句

6.3　屬性說明與定義語句

6.3.1　數據類型屬性

6.3.2　數組屬性

6.3.3　信號屬性

習題6

第7章　VHDL設計進階

7.1　行為描述

7.2　數據流描述

7.3　結構描述

7.3.1　用結構描述設計1位全加器

7.3.2　用結構描述設計4位加法器

7.3.3　用結構描述設計8位加法器

7.4　三態邏輯設計

7.5　RAM存儲器設計

7.6　分頻器設計

7.6.1　占空比為50%的奇數分頻

7.6.2　半整數分頻

7.6.3　數控分頻器

7.7　數字跑表

7.8　音樂演奏電路

7.8.1　音樂演奏實現的方法

7.8.2　實現與下載

習題7

第8章　有限狀態機設計

8.1　有限狀態機

8.1.1　有限狀態機的描述

8.1.2　枚舉數據類型

8.2　有限狀態機的描述方式

8.2.1　三進程表述方式

8.2.2　雙進程表述方式

8.2.3　單進程表述方式

8.3　狀態編碼

……

第9章　VHDL數字設計與最佳化

第10章　VHDL數字電路的仿真

第11章　DSP Builder設計初步

第12章　VHDL通信與接口設計實例

附錄A　VHDL關鍵字

附錄B　VHDL程式包

附錄C　DE2-系統介紹

附錄D　DE2系統介紹

附錄E　有關術語與縮略語

參考文獻