可程式邏輯陣列法 (programmable logic array) 是對製造廠家提供的可程式的與邏輯陣列和或邏輯陣列兩部分構成的電路晶片，由設計者根據所需功能把它們連線起來實現特定邏輯的一種半定製設計方法，簡稱PLA。用PLA可實現組合邏輯電路和時序邏輯電路。
基本介紹
- 中文名：可程式邏輯陣列法
- 外文名：programmable logic array
- 簡稱：PLA
基本構成,優點,
基本構成
例如，PLA的一種基本構成為二進制碼到循環碼的轉換。這種轉換是一個四變數四函式問題，真值表如表所列，邏輯表達式為
表由七個與項：A, A/B,/AB,B/C,/BC，C/D,/CD組成的。組成的。該七個與項在圖中用一個七列的“與ROM”產生。每個交叉線的地方相當一個存儲單元，有黑點表示該單元為“1”；無黑點為“0”。相應的與項在“或ROM”中組成函式輸出，實現所需的碼變換。圖中的“與ROM”是一個與邏輯陣列；虛線下邊的“或ROM”是一個或邏輯陣列，它的位線輸出是用“線或”邏輯實現的。與邏輯陣列作為輸入矩陣，接收輸入信號；或邏輯陣列作為輸出矩陣，傳送輸出信號。存儲在兩個矩陣中的程式或信息，可以通過掩模設計來編制，也可以使用可程式唯讀存儲器(PROM)一次寫入。只要能列出問題的真值表或邏輯函式，就能設計出相應的PLA結構。
原理圖
原理圖優點
PLA的布圖結構十分規則，設計方法簡單明了，適應多種工藝條件，用於專用積體電路的開發可提高自動化程度、縮短設計周期、降低設計成本。基本的PLA結構，由轉換得到的陣列是相當稀疏的，器件所占的區域僅占整個布圖面積的10%，晶片利用率很低，這對超大規模電路十分不利。在實際系統設計中，通常除了在邏輯描述上要進行最佳化外，還採用“分段”(segment)和“折迭”(fold)技術，以便將單一的“與—或”陣列對劃分為一系列小的“與—或”陣列對，或者通過適當的歸併，壓縮冗餘的布圖空間，提高器件密度。
