基本介紹
- 中文名：VerilogCSP
- 外文名：VerilogCSP
簡介,Verilog,宏,硬體描述語言,
簡介
在積體電路設計中，VerilogCSP是Verilog硬體描述語言的一個宏，目的是為了支持通信序列處理（Communicating Sequential Processes, CSP）。這個宏可以用來進行同步數字電路的設計。 VerilogCSP還可以描述非線性流水線結構高級別通道的時間屬性，正向或負向的時間延遲，最小循環時間等。
Verilog
Verilog是一種用於描述、設計電子系統（特別是數字電路）的硬體描述語言，主要用於在積體電路設計，特別是超大規模積體電路的計算機輔助設計。Verilog是電氣電子工程師學會（IEEE）的1364號標準。
Verilog能夠在多種抽象級別對數字邏輯系統進行描述：既可以在電晶體級、邏輯門級進行描述，也可以在暫存器傳輸級對電路信號在暫存器之間的傳輸情況進行描述。除了對電路的邏輯功能進行描述，Verilog代碼還能夠被用於邏輯仿真、邏輯綜合，其中後者可以把暫存器傳輸級的Verilog代碼轉換為邏輯門級的網表，從而方便在現場可程式邏輯門陣列上實現硬體電路，或者讓硬體廠商製造具體的專用積體電路。設計人員還可以利用Verilog的擴展部分Verilog-AMS進行模擬電路和混合信號積體電路的設計。
宏
宏（Macro，台灣作巨集），是一種批量處理的稱謂。計算機科學里的宏是一種抽象（Abstraction），它根據一系列預定義的規則替換一定的文本模式。解釋器或編譯器在遇到宏時會自動進行這一模式替換。對於編譯語言，宏展開在編譯時發生，進行宏展開的工具常被稱為宏展開器。宏這一術語也常常被用於許多類似的環境中，它們是源自宏展開的概念，這包括鍵盤宏和宏語言。絕大多數情況下，“宏”這個詞的使用暗示著將小命令或動作轉化為一系列指令。
宏的用途在於自動化頻繁使用的序列或者是獲得一種更強大的抽象能力。
Lisp類語言如Common Lisp和Scheme有更精巧的宏系統：宏的行為如同是函式對自身程式文本的變形，並且可以套用全部語言來表達這種變形。一個C宏可以定義一段語法的替換，然而一個Lisp的宏卻可以控制一節代碼的計算。
獲得了控制代碼的執行順序（見惰性計算和非限制函式）的能力，使得新創建的語法結構與語言內建的語法結構不可區分。例如，一種Lisp方言有cond而沒有if，就可以使用宏由前者定義後者。Lisp語法的去部主要擴展，比如面向對象的CLOS系統，可以由宏來定義。
MacroML有型別語法宏，一種有效的理解方式是把這種語法宏看作是多階段計算。
