A BEL-HDL是一種支持各種不同輸入方式的HDL，其輸入方式即電路系統設計的表達方式，包括布爾方程、高級語言方程、狀態圖和真值表，廣泛用於各種可程式邏輯器件的邏輯功能設計當中。
作用
ABEL-HDL被廣泛用於各種可程式邏輯器件的邏輯功能設計，由於其語言描述的獨立性，以及上至系統、下至門級的寬口徑描述功能，因而適用於各種不同規模的可程式器的設計。如DOS版的ABEL3.0軟體可對GAL器件做全方位的邏輯描述和設計，而在諸如Lattice的ISP EXPERT、Data I/O的Synario、Vantis的Design-Direct、Xilinx的Foundation和Web-pack等EDA軟體中，ABEL-HDL同樣可用於更大規模的FPGA/CPLD器件功能設計。
ABEL-HDL還能對所設計的邏輯系統進行功能仿真而無需估計實際晶片的結構。
ABEL-HDL的設計也能通過標準格式設計轉換檔案轉換成其他設計環境，如VHDL、Verilog-HDL等。與VHDL、Verilog-HDL等硬體描述語言相比，ABEL-HDL具有適用面寬（DOS、Windows版及大、中小規模PLD設計）、使用靈活、格式簡潔、編譯要求寬鬆等優點，是一種適合於速成的硬體描述語言，比較適合初學者學習。
雖然有不少EDA軟體支持ABEL-HDL，但提供ABEL-HDL綜合器的EDA公司僅Data I/O一家。
