張釗，男，1989年出生，博士，中國科學院半導體研究所研究員、博士生導師。2011年獲北京郵電大學工學學士學位，2016年獲中國科學院大學工學博士學位，現任半導體所超晶格國家重點實驗室研究員，教授《光電子集成晶片的高速電路設計》課程。2016-2018年在香港科技大學從事博士後研究，2019年任日本廣島大學助理教授，2020年底進入半導體所超晶格國家重點實驗室工作至今。
張釗研究方向為高性能數模混合積體電路設計，研製出工作電壓低至0.25V的鎖相環時鐘生成器，功耗效率達9.5 μW/GHz。開發出0.4V電壓下工作的頻率綜合器晶片，積分抖動236.6 fs，功耗0.74 mW。相關成果發表在IEEE JSSC、ISSCC、VLSI等期刊會議，包括52-Gb/s PAM4接收機晶片研製。擔任IEEE ICTA、EDSSC等國際會議分會主席，並任JSSC、TCAS等期刊審稿人。
基本介紹
- 中文名：張釗
- 出生日期：1989年
- 畢業院校：中國科學院大學
- 學位/學歷：博士
- 職業：教師
- 職務：博士生導師
- 性別：男
- 職稱：研究員
人物經歷,教育背景,工作簡歷,社會兼職,教授課程,科研成就,研究方向,科研成果,論文著作,
人物經歷
教育背景
2011-09--2016-07，中國科學院大學，博士
2007-09--2011-06，北京郵電大學，本科
工作簡歷
2022-02~現在, 中國科學院半導體研究所, 研究員
2020-11~2022-01,中國科學院半導體研究所, 副研究員
2019-04~2020-09,日本廣島大學, 助理教授
2019-03~2019-03,日本廣島大學, 博士後
2016-12~2018-12,香港科技大學, 博士後研究員
社會兼職
2020-10-21-今,國際會議2020 IEEE International Conference on Integrated Circuits, Technologies and Applications (ICTA 2020), 分會主席
2018-06-28-今,國際會議IEEE International Conference on Integrated Circuits, Technologies and Applications (ICTA), 技術程式委員會（TPC）成員
2018-06-06-今,國際會議2018 IEEE International Conference on Electron Devices and Solid-State Circuits (EDSSC 2018), 分會主席
教授課程
光電子集成晶片的高速電路設計
科研成就
研究方向
從事高性能數模混合積體電路及系統的設計技術研究，主要包括：
1. 高性能時鐘生成積體電路（PLL, DLL, Frequency Synthesizer, 多相時鐘生成及分布電路等）
2. 高速有線通信積體電路設計（SerDes，均衡補償，光電接口等）
3. 極低電壓極低功耗積體電路設計（面向自供電感測器節點套用，包括IoT、生物醫療等）
科研成果
1. 高性能時鐘生成器積體電路設計：2017年研製出一款頻率為18-23 GHz，RMS抖動小於60 fs，功耗13.7 mW的低功耗極低抖動鎖相環時鐘生成器，優值係數-253.5 dB，該項成果發表在電路與系統領域旗艦期刊IEEE Transactions on Circuits and Systems I: Regular Papers；2019年研製出一款能夠在0.65-V電源電壓下工作且RMS抖動小於60 fs的低功耗極低抖動鎖相環晶片，首次將小於60 fs的極低抖動鎖相環的電源電壓與功耗分別降低至0.7 V和8 mW以內，該項成果分表在積體電路設計的頂級會議ISSCC 2019 (IEEE International Solid-State Circuits Conference)和頂級期刊JSSC 2020 (IEEE Journal of Solid-State Circuits)上。
2. 用於數據中心的高速有線通信積體電路設計：2019分別研製出一款能效為 0.92 pJ/bit的52-Gb/s PAM4 Receiver，在速率超過50 Gb/s前提下，能效首次優於1 pJ/bit，該項成果發表在積體電路設計頂級會議VLSI 2019 (2019 Symposia on VLSI Circuits)；2020年研製出能效和恢復時鐘抖動分別小於0.5 pJ/bit和360 fs的低功耗低抖動32-Gb/s PAM4 CDR，該項成果作發表在積體電路設計頂級期刊JSSC 2020 (IEEE Journal of Solid-State Circuits)上；2021年研製出具有抖動補償消除功能的60-Gb/s PAM4 Receiver，首次打破PAM4 CDR中抖動傳遞（JTRAN）和抖動容限（JTOL）之間的折中關係，能夠在獲得高JTOL的同時降低恢復時鐘抖動60%，該項成果發表在積體電路設計頂級會議VLSI 2021上。
3. 用於自供電感測器節點的極低電壓極低功耗積體電路設計：2021年研製出一款0.15-1.6 GHz的極低電壓極低功耗鎖相環，首次將頻率大於100MHz的鎖相環的最低工作電壓降低至0.25 V，且功耗首次降低至10 μW（@ 200 MHz）以下，能夠較好滿足自供電感測器節點SoC晶片的套用，該項成果發表在積體電路設計頂級期刊JSSC 2021 (IEEE Journal of Solid-State Circuits)上。
共發表學術論文40餘篇。以第一作者身份（部分兼通訊作者）發表學術論文28篇，包括：積體電路設計頂級期刊IEEE Journal of Solid-State Circuits (JSSC)、電路與系統領域頂級期刊IEEE Transactions on Circuits and Systems I: Regular Papers (TCAS-I)和IEEE Transactions on Circuits and Systems II: Express Briefs (TCAS-II)、積體電路設計高水平期刊IEEE Transactions on Very Large Scale Integration Systems (TVLSI)、積體電路設計頂級會議IEEE International Solid-State Circuits Conference (ISSCC)和Symposium on VLSI Circuits (VLSI)、積體電路設計高水平會議IEEE Asian Solid-State Circuits Conference (A-SSCC)等。
論文著作
- 期刊論文
1. Zhao Zhang*, Guang Zhu and C. Patrick Yue, “A 0.25-0.4-V, Sub-0.11-mW/GHz, 0.15-1.6-GHz PLL Using an Offset Dual-Path Architecture with Dynamic Charge Pumps”, IEEE Journal of Solid-State Circuits (JSSC), Vol. 56, No. 6, 2021.
2. Zhao Zhang*, Guang Zhu, Can Wang, Li Wang, and C. Patrick Yue, “A 32-Gb/s 0.46-pJ/bit PAM4 CDR Using a Quarter-Rate Linear Phase Detector and a Self-Biased PLL Based Multiphase Clock Generator”, IEEE Journal of Solid-State Circuits (JSSC), Vol. 55, No. 10, 2020.
3. Zhao Zhang*, Guang Zhu and C. Patrick Yue, “A 0.65 V 12-to-16 GHz Sub-Sampling PLL with 56.4 fsrms Integrated Jitter and -256.4-dB FoM”, IEEE Journal of Solid-State Circuits (JSSC), Vol. 55, No. 6, 2020.
4. Junfeng Hu, Z. Zhang #, and Quan Pan, “A 15-Gb/s 0.0037-mm2 0.019-pJ/Bit Full-Rate Programmable Multi-Pattern Pseudo-Random Binary Sequence Generator”, IEEE Transactions on Circuits and Systems-II: Express Briefs (TCAS-II), Vol. 67, No. 9, 2020.
5. Zhao Zhang*, “CMOS analog and mixed-signal phase-locked loops: An overview”, Journal of Semiconductors, Vol. 41, No. 11, 2020.
6. Zhao Zhang, Jincheng Yang, Liyuan Liu, Nan Qi, Peng Feng, Jian Liu and Nanjian Wu, “An 18-to-23 GHz 57.4-fs RMS Jitter -253.5-dB FoM Sub-Harmonically Injection-Locked All-Digital PLL with Single-Ended Injection Technique and ILFD Aided Adaptive Injection Timing Alignment Technique”, IEEE Transactions on Circuits and Systems-I: Regular Papers (TCAS-I), Vol. 66, No. 10, 2019.
7. Zhao Zhang, Jincheng Yang, Liyuan Liu, Nan Qi, Peng Feng, Jian Liu and Nanjian Wu, “A 0.1-to-5 GHz Wideband ΔΣ Fractional-N Frequency Synthesizer for software-Defined Radio Application”, IET Circuit, Device & System, Vol. 13, No. 7, 2019.
8. Zhao Zhang, Jincheng Yang, Liyuan Liu, Peng Feng, Jian Liu and Nanjian Wu, “A 0.9-2.25-GHz Sub-0.2-mW/GHz Compact Low-Voltage Low-Power Hybrid Digital PLL With Loop Bandwidth-Tracking Technique”, IEEE Transactions on Very Large Scale Integration Systems (TVLSI), Vol. 26, No. 5, 2018.
9. Zhao Zhang, Liyuan Liu, Peng Feng, and Nanjian Wu, "A 2.4-to-3.6 GHz Wideband Subharmonically Injection-Locked PLL with Adaptive Injection Timing Alignment Technique”, IEEE Transactions on Very Large Scale Integration Systems (TVLSI), Vol. 25, No. 3, 2017.
10. Can Wang, Li Wang, Zhao Zhang et al., "A 52-Gb/s Sub-1-pJ/bit PAM4 Receiver in 40-nm CMOS for Low-Power Interconnects”, IEEE Open Journal of Circuits and Systems (IEEE OJCAS), Vol. 2, 2021.
- 會議論文
1. Zhao Zhang, Guang Zhu and C. Patrick Yue, “A 0.65V 12-to-16GHz Sub-Sampling PLL with 56.4fsrms Integrated Jitter and -256.4dB FoM”, IEEE International Solid-State Circuit Conference (ISSCC 2019), Feb. 2019.
2. Zhao Zhang et al, “A 0.25-0.4V, Sub-0.11mW/GHz, 0.15-1.6GHz PLL Using an Offset Dual-Path Loop Architecture with Dynamic Charge Pumps”, 2019 Symposia on VLSI Circuits (VLSI 2019), Jun. 2019.
3. Zhao Zhang, Guang Zhu, Can Wang, Li Wang, and C. Patrick Yue, “A 32-Gb/s 0.46-pJ/bit PAM4 CDR Using a Quarter-Rate Linear Phase Detector and a Low-Power Multiphase Clock Generator”, IEEE Asian Solid-State Circuit Conference (A-SSCC 2019), Nov. 2019.
4. Zhao Zhang, Jincheng Yang, Liyuan Liu, Nan Qi, Peng Feng, Jian Liu and Nanjian Wu, “A Fast Auto-Frequency Calibration Technique for Wideband PLL with Wide Reference Frequency Range”, IEEE Asian Solid-State Circuit Conference (A-SSCC 2018), Nov. 2018.
5. Zhao Zhang, Guang Zhu, and C. Patrick Yue, “A 2-to-10 GHz 1.4-mW 50% Duty-Cycle Corrector in 40-nm CMOS process”, 2018 International Conference on Electron Devices and Solid-State Circuits (EDSSC 2018) (Invited paper), Jun. 2018.
6. Zhao Zhang, Guang Zhu and C. Patrick Yue, “A 12.5-Gb/s 4.8-mW Full-Rate CDR with Low-Power Sample-and-Hold Linear Phase Detector”, 2018 IEEE International Conference on Integrated Circuits, Technologies and Applications (ICTA 2018), Nov. 2018.
7. Zhao Zhang, Jincheng Yang, Liyuan Liu, Peng Feng, Jian Liu and Nanjian Wu, “A 18-to-23 GHz -253.5dB-FoM Sub-Harmonically Injection-Locked ADPLL with ILFD Aided Adaptive Injection Timing Alignment Technique”, IEEE Asian Solid-State Circuit Conference (A-SSCC 2017), Nov. 2017.
8. Zhao Zhang, Liyuan Liu, and Nanjian Wu, “A Novel 2.4-to-3.6 GHz Wideband Sub-harmonically Injection-Locked PLL with Adaptively Aligned Injection Timing”, IEEE Asian Solid-State Circuit Conference (A-SSCC 2014), Nov. 2014.
9. Li Wang, Zhao Zhang, and C. Patrick Yue, “A 60-Gb/s 1.2-pJ/bit 1/4-Rate PAM4 Receiver with a -8-dB JTRAN 40-MHz 0.2-UIPP JTOL Clock and Data Recovery”, 2021 Symposia on VLSI Circuits (VLSI 2021), Jun. 2021.
10. Can Wang, Guang Zhu, Zhao Zhang, and C. Patrick Yue, “A 52-Gb/s Sub-1pJ/bit PAM4 Receiver in 40-nm CMOS for Low-Power Interconnects”, 2019 Symposia on VLSI Circuits (VLSI 2019), Jun. 2019.
