專用積體電路

專用積體電路是為特定用戶或特定電子系統製作的積體電路。數字積體電路的通用性和大批量生產，使電子產品成本大幅度下降，推進了計算機通信和電子產品的普及，但同時也產生了通用與專用的矛盾，以及系統設計與電路製作脫節的問題。同時，積體電路規模越大，組建系統時就越難以針對特殊要求加以改變。為解決這些問題，就出現了以用戶參加設計為特徵的專用積體電路，它能實現整機系統的最佳化設計，性能優越，保密性強。

基本介紹

• 書名：專用積體電路
• 作者：（美）史密斯 
• ISBN： 9787121040368
• 出版社：電子工業出版社

名詞信息

名稱: 專用積體電路

英文全稱：Application Specific Integrated Circuit 簡稱ASIC

主題詞或關鍵字: 信息科學 積體電路

內容

專用積體電路更適用於軍事套用，能有效地解決軍用積體電路的高性能、小批量、高可靠、快周期的矛盾。

現在大的積體電路生產廠都配有極強的計算機輔助電路設計能力，可根據用戶的要求迅速設計製作專用積體電路，或接受用戶的電路設計，甚至由用戶直接設計工藝來製造滿足用戶需要的積體電路。

定義

專用積體電路(application specific integrated circuit) 是針對整機或系統的需要，專門為之設計製造的積體電路，簡稱ASIC。相對於通用積體電路而言，用戶在某種程度上參與該產品的開發。

專用積體電路可以把分別承擔一些功能的數個、數十個、甚至上百個通用中、小規模積體電路的功能集成在一塊晶片上，進而可將整個系統集成在一塊晶片上實現系統的需要。它使整機電路最佳化，元件數減少，布線縮短，體積和重量減小，提高了系統可靠性。產品的特點是功能強、品種多；但批量較小，設計周期長，工藝生產與測試難度增加，故成本較高。

開發過程

專用積體電路的開發可分為設計、加工與測試三個主要環節。但因其功能的多樣而更具特色。

設計過程

1）功能設計的目的是為電路設計做準備，將系統功能用於系統實現，便於按系統、電路、元件的級別做層次式設計。

2）邏輯設計的結果是給出滿足功能塊所要求的邏輯關係的邏輯構成。它是用門級電路或功能模組電路實現，用表、布爾公式或特定的語言表示的。

圖1

3）電路設計的目的是確定電路結構(元件聯接關係)和元件特性(元件值、電晶體參數)，以滿足所要求的功能電路的特性，同時考慮電源電壓變動、溫度變動以及製造誤差而引起的性能變化。

4）布圖設計直接服務於工藝製造。它根據邏輯電路圖或電子電路圖決定元件、功能模組在晶片上的配置，以及它們之間的連線路徑.為節約晶片面積要進行多種方案比較，直到滿意。

5）驗證是藉助計算機輔助設計系統對電路功能、邏輯和版圖的設計，以及考慮實際產品可能出現的時延和故障進行分析的過程。在模擬分析基礎上對設計參數進行修正。

為了爭取產品一次投片成功，設計工作的每一階段都要對其結果反覆進行比較取優，以取得最好的設計結果。

設計方式

一般可分為全定製設計和半定製設計。前者是按圖所示流程依次完成設計的各個階段，後者是在設計的某個階段利用已有成果，進行的更有效設計。例如對已具有合理的版圖結構、經過實際使用證明是實用的模組電路進行半定製設計，就可節約布圖或製造時間。標準單元法、門陣列法、可程式邏輯陣列法都是利用模組化電路進行半定製設計的常用方法。

在計算機輔助設計系統中，以單元電路庫、宏單元庫形式開發的基本單元越豐富，越有利於電路設計。這些庫包括基本門、觸發器、解碼器、微處理器核心電路、ROM、RAM以及模擬電路模組等。通常對庫單元的描述有名稱，功能，布爾表達式，邏輯圖，電路圖，電學參數，版圖外框，輸入、輸出口和版圖結構等。

加工工藝

專用積體電路的基本工藝是CMOS，雙極型，BiCMOS等。BiCMOS是一種混合工藝，它具有雙極型和CMOS的雙重特點，便於提高工作速度、降低功耗、提高集成度和實現模數電路的混合。砷化鎵(GaAs)半導體材料的使用不僅提高了電路的工作速度，而且功耗也小。

隨著所需功能越趨複雜，器件尺寸逐漸減小、引腳數增多，專用積體電路為滿足引線數、體積、散熱性能，晶片和內引線壓焊工藝自動化，器件裝上印製電路板時的便捷程度等方面要求，採用了四邊均有引線的正方形外殼、或並排布置兩行外引線等封裝工藝。對於要求高密度組裝的、耐強烈震動和嚴酷的溫、濕環境的電子系統，已採用晶片載體式封裝和帶式自動鍵合封裝，提高了它們在印製電路板上安裝作業的自動化程度，減小了體積、降低了重量。

專用積體電路也採取多晶片技術，用多種工藝和電路技術分別製備單個晶片，更便於設計、製造和測試多功能的專用積體電路。

測試

專用積體電路要求電路設計人員緊密地參與測試，從電路設計的開始就需要考慮產品的測試方案與方法。測試設計是開發專用積體電路的一項重要設計內容。

在設計電路時，設計一些附加的自動測試電路，且與所設計的功能電路集成在同一晶片上。晶片加工後，這些附加電路在軟體支持下，自動地完成晶片功能的測試。這種測試方式不受限制地測試內部節點，能與被測電路同步工作，提高測試質量，節省時間。

傳統的測試方式仍是專用積體電路生產中使用的一種主要方法，希望將對輸入激勵，輸出回響採樣和測試過程控制在一個自動測試設備上進行，否則難以應付不斷擴大的電路規模與功能。

材料缺陷、加工偏差、工作環境惡劣，尤其是設計錯誤都會引起電路失效。電路設計人員藉助計算機輔助設計系統，在電路設計過程中對可能的故障進行模擬，分析故障屬性，檢測並確定故障位置以改進電路設計，並使之在生產過程中就可方便地檢測到這些故障。

發展與套用

半導體工藝技術的發展和電子設計自動化軟體的開發，給專用積體電路發展與套用提供了有力支持。80年代末，電路的複雜程度平均為數萬門，最小線寬為1μm，工作效率約有百兆赫。積體電路正向每片上百萬門，晶片面積增加到1平方英寸，加工線寬達0.2μm的程度發展。

數字、模擬、或者數模混合的專用積體電路已廣泛用於各類通信系統、圖像與信號處理領域、高質量視聲產品、機電控制、測量電路以及計算機中。在軍事與航空航天部門，專用積體電路更受到特別的重視，許多關鍵的電子系統都已使用自己的產品。隨著新材料、新工藝的出現，專用積體電路的套用領域在不斷擴大、延伸。

參考書目

楊之廉：《超大規模積體電路設計方法學導論》，清華大學出版社，北京，1990。

圖書

虞惠華 等譯

出版時間： 2007-6-1

版　次： 1

頁　數： 751

包　裝： 平裝

所屬分類： 圖書 >> 工業技術 >> 電子 通信 >> 微電子學、積體電路（IC）

內容簡介

本書是一本有關專用積體電路（ASIC）的綜合性和權威性書籍。書中敘述了VLSI系統設計的最新方法。利用商業化工具以及預先設計好的單元庫已使得ASIC設計成為速度最快、成本最低而且錯誤最少的一種IC設計方法，因而ASIC和ASIC設計方法已迅速在工業界的各個套用領域得到推廣。

本書介紹了半定製和可程式的ASIC。在對每種ASIC類型的數字邏輯設計與物理特性的基本原理進行描述後，討論了ASIC邏輯設計——設計輸入、邏輯綜合、仿真以及測試，並進一步講述了相應的物理設計——劃分、布圖規劃、布局以及布線。此外，本書對在ASIC設計中需要了解的各方面知識以及必需的工作都有詳盡敘述。

本書可作為大學高年級和研究生教材，也是ASIC領域工程技術人員的理想參考書。

作者簡介

Michael John Sebastian Smith是一位ASIC領域的研究者、設計者和教育工作者。他任教於夏威夷大學，同時又是ASIC的設計顧問。他曾在IBM T.J.Watson研究中心工作，是Compass DesignAutomation公司的創辦人之一，該公司目前是Avant!公司 的一部分。Smith曾在劍橋大學皇后學院獲得文學學士和文學碩士學位，並在史丹福大學獲得理科碩士和博士學位。1989年被授予美國國家科學基金總統青年研究者稱號。

目錄

第1章 ASIC介紹

1.1 ASIC類型

1.2 設計流程

1.3 舉例分析

1.4 ASIC經濟學

1.5 ASIC單元庫

1.6 小結

1.7 習題

1.8 參考書目提要

1.9 參考資料

第2章 CMOS邏輯

2.1 CMOS電晶體

2.2 CMOS工藝

2.3 CMOS設計規則

2.4 組合邏輯單元

2.5 時序邏輯單元

2.6 數據通路邏輯單元

2.7 I/O單元

2.8 單元編譯器

2.9 小結

2.10 習題

2.11 參考書目提要

2.12 參考資料

第3章 ASIC庫設計

3.1 電晶體電阻

3.2 電晶體寄生電容

3.3 邏輯作用力

3.4 庫單元設計

3.5 庫結構

3.6 門陣列設計

3.7 標準單元設計

3.8 數據通路單元設計

3.9 小結

3.10 習題

3.11 參考書目提要

3.12 參考資料

第4章 可程式ASIC

4.1 反熔絲

4.2 靜態RAM

4.3 EPROM和EEPROM工藝

4.4 實際問題

4.5 規範說明

4.6 PREP基準程式

4.7 FPGA經濟學

4.8 小結

4.9 習題

4.10 參考書目提要

4.11 參考資料

第5章 可程式ASlC邏輯單元

5.1 Actel ACT

5.2 Xilinx ICA

5.3 Altera FLEX

5.4 A1tera MAX

5.5 小結

5.6 習題

5.7 參考書目提要

5.8 參考資料

第6章 可程式ASIC I/O單元

6.1 DC輸出

6.2 AC輸出

6.3 DC輸入

6.4 AC輸入

6.5 時鐘輸入

6.6 電源輸入

6.7 Xilinx I/O功能塊

6.8 其他I/O單元

6.9 小結

6.10 習題

6.11 參考書目提要

6.12 參考資料

第7章 可程式ASIC的互連

第8章 可程式ASIC設計軟體

第9章 低層次設計輸入

第10章 VHDL

第11章 Verilog HDL

第12章 邏輯綜合

第13章 仿真

第14章 測試

第15章 ASIC結構

第16章 布圖規劃和布局

第17章 布線

附錄A VHDL資源

附錄B Verilog HDL資源

譯後記