基本介紹
- 外文名：Xilinx-DSP設計開發
- 設計原理：基於FPGA DSP開發設計
- 開發公司：Xilinx公司
- 性質：一整套的解決方案
不但出現了IP（Intellectual Property）核（Core）形式的DSP算法和將這些IP核集成到FPGA設計的工具軟體，而且出現了新的FPGA晶片。軟體上一個重要的代表是XtremeDSP系列軟體包，主要包括：
MathWorks公司的Matlab和Xilinx公司的System Generator負責系統級設計；
Mentor Graphics公司的FPGA Advantage或Synplicity公司的Synplify Pro做HDL綜合；
Model Technology公司的ModelSim負責仿真；
Xilinx公司的Foundation Series ISE負責硬體實現。
在硬體方面，Xilinx公司推出最新的Virtex II系列FPGA晶片。它內置了192個18×18 bit的高性能組合乘法器，支持高達250MHz的數據率，內部固化了並行的DSP數據模型。它的密度達到一千萬系統門，可以運行600G MAC/s。大大超出了當今通用DSP晶片的性能（TI的高端DSP晶片TMS320C6000的定點系列C64x只能達到1.6—2.4G MAC/s）。設計方法和硬體結構上的改進使FPGA在DSP上的套用前景變得光明起來。
Xilinx公司同它的合作者聯合提出了XtremeDSP解決方案，它在系統結構設計和基於FPGA的DSP系統硬體實現之間建立起一座橋樑。System Generator同Simulink模型工具結合，可以參數化、最最佳化算法。它可以自動從行為級的系統模型轉換到FPGA實現，其間不再需要手工重設，大大節省了開發時間並降低了出錯機率。通過軟體，用戶可以在DSP函式的算法、性能、節能、矽片面積中進行選取，可以快速地分析出它的運算速度和花費。Xilinx FPGA支持用戶在同一個設計的不同部分創建自定義的字長。Xtreme支持不同比特數、流水執行緒度和實現的選擇方法。對於某些需要更多比特數來表示精度的通道，要更改IP的參數，軟體會自動適應新的數據配置。Xtreme的配置靈活，用戶可以根據需要進行設定：若全部使用並行結構就可以達到最的數據吞吐量，也可以由於降低了系統時鐘而節省能源；相反的，若全部使用串列結構會使矽面積最小，節省花費，但同時仍能夠得到相當的性能。
MATLAB作為線性系統的一種分析和仿真工具，在工程和計算科學上有著廣泛的應。它建立在向量、數組和矩陣的基礎上，結合了可視化的數學計算和強大的技術語言。建的接口可以從指令、檔案、外部資料庫和程式中迅速得到數據。Simulink作為Matlab一個工具箱（toolbox），在整個的DSP設計中起著舉足輕重的作用。它是一個互動式的工，用於對複雜的系統進行建模、仿真和分析。成為控制系統設計、DSP設計、通信系統計和其它仿真套用的首選工具。它的特性為：建立圖形式的模組列表，模擬複雜統，估系統的性能，提高設計水平；建立模擬、數字或數模混合的信號系統，控制邏輯器件；Matlab的結合；與Stateflow緊密結合，建立數據驅動行為的模型；廣泛利用DSP庫。System Generator是Xilinx公司的的一個模組集（blockset），它是simulink的一個外掛程式，中設定了Xilinx特有的DSP功能的IP核，包括了基本DSP函式和邏輯算符，如FIR（Finite Impulse Response）、FFT（Fast Fourier Transform）、存儲器、數學函式、轉換器、延時線等等。這些預先定義好的模組保證了FPGA實現時的位-bit和周期-cycle的正確。使用它可以自動生成VHDL/Verilog語言、測試向量以及可以使ModelSim仿真的“.do”檔案。為了得到最佳的性能、密度和可預測性，System Generator還會自動將特定的設計模組映射成高度最佳化了的IP核模型。Xilinx Blockset中的模組，有的可以直接映射到硬體，有的對應著IP核。它們中每個都可以根據設計要求更改參數，支持雙精度和定點的算法。這個模組集是一個可以外部擴展的庫，使用的是C++的定點算法，所以用戶可以創建自己的基於C++類的Simulink庫元件，在設計中它會被當作黑箱（Blackbox）處理。有兩種可以實現HDL綜合的工具：Mentor Graphics的FPGA Advantage和Synplicity的Synplify。這兩個工具都可以將上一步（使用Simulink和Xilinx System Generator完成的設計）的頂層（和附加的子VHDL檔案）HDL行為級或RTL設計檔案轉化成門級表示（EDIF檔案）。可以使用其中的任意一個軟體來完成這個任務。這些工具可以：將HDL綜合成門級的設計實現；通過消除對每個門的定義，減少了設計時間；減少了手工將硬體說明翻譯為原理圖設計中可能出現的錯誤數量；在最最佳化原始的HDL代碼過程中套用了綜合工具的自動技術（如機械編碼類型、自動I/O插入），從而使設計更有效率。
使用ModelSim就可以在設計過程中對HDL進行仿真，以保證結果的正確性。它的特性如下：通過使用Direct Compile結構，達到最快的編輯速度和有競爭力的模擬性能；使用Single Kernel Simulation，將VHDL和Verilog結合在一起；將machine和Simulator版本獨立開來，以簡化可攜帶性和庫的維護。
Xilinx的ISE軟體包含了最新的實現工具，可以用來創建有效簡潔的設計。當綜合完VHDL檔案後，就會得到頂層的EDIF檔案（也有子層的EDIF檔案），將這些EDIF檔案作為Xilinx Design Manager的輸入源進行實現，它將翻譯（Translate）、映射（Map）、布局布線（Place & Route）以及配置（Configure）該設計。最終得到下載用的位流檔案。它的時序驅動的布局布線特性允許用戶為特定的路徑指定自己的時序；靜態時序分析能夠減少設計步驟；能夠在實現前後對設計進行驗證；可以重新疊代先前的設計以縮短整個設計周期。
利用FPGA實現DSP嵌入式系統，已有互相補充的軟體設計工具,最終使得DSP開發成為必然趨勢。
