PLL(Phase Locked Loop)： 為鎖相迴路或鎖相環，用來統一整合時鐘信號，使高頻器件正常工作，如記憶體的存取資料等。PLL用於振盪器中的反饋技術。 許多電子設備要正常工作，通常需要外部的輸入信號與內部的振盪信號同步。一般的晶振由於工藝與成本原因，做不到很高的頻率，而在需要高頻套用時，由相應的器件VCO，實現轉成高頻，但並不穩定，故利用鎖相環路就可以實現穩定且高頻的時鐘信號。
基本介紹
- 中文名：鎖相環
- 外文名：Phase Locked Loop
- 作用：整合時脈訊號使記憶體正確存取資料
- 適用範圍：閉環跟蹤電路
- 構成：鑒相器、環路濾波器、壓控振盪器
基本組成,主要特點,工作原理,
基本組成
鎖相環路是一種反饋控制電路，簡稱鎖相環（PLL,Phase-Locked Loop）。鎖相環的特點是：利用外部輸入的參考信號控制環路內部振盪信號的頻率和相位。因鎖相環可以實現輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環通常用於閉環跟蹤電路。鎖相環在工作的過程中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環名稱的由來。鎖相環通常由鑒相器（PD,Phase Detector）、環路濾波器（LF,Loop Filter）和壓控振盪器（VCO,Voltage Controlled Oscillator）三部分組成，鎖相環組成的原理框圖如圖6所示:
鎖相環中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出信號的相位差，並將檢測出的相位差信號轉換成uD（t）電壓信號輸出，該信號經低通濾波器濾波後形成壓控振盪器的控制電壓uC（t），對振盪器輸出信號的頻率實施控制。
主要特點
1）鎖定是無剩餘頻差；
2）具有良好的窄帶載波跟蹤性能；
3）具有良好的寬頻調製跟蹤性能；
4）門限性能好；
5）易於集成。
工作原理
鎖相環是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振（VCXO）的相位來實現同步的，在比較的過程中，鎖相環電路會不斷根據外部信號的相位來調整本地晶振的時鐘相位，直到兩個信號的相位同步。在數據採集系統中，鎖相環是一種非常有用的同步技術，因為通過鎖相環，可以使得不同的數據採集板卡共享同一個採樣時鐘。因此，所有板卡上各自的本地80MHz和20MHz時鐘的相位都是同步的，從而採樣時鐘也是同步的。因為每塊板卡的採樣時鐘都是同步的，所以都能嚴格地在同一時刻進行數據採集。
通過鎖相環同步多塊板卡的採樣時鐘所需要的編程技術會根據您所使用的硬體板卡的不同而不同。對於基於PCI匯流排的產品（M系列數據採集卡，PCI數位化儀等），所有的同步都是通過RTSI匯流排上的時鐘和觸發線來實現的；這時，其中一塊版板卡會作為主卡並且輸出其內部時鐘，通過RTSI線，其他從板卡就可以獲得這個用於同步的時鐘信號，對於基於PXI匯流排的產品，則通過將所有板卡的時鐘於PXI內置的10MHz背板時鐘同步來實現鎖相環同步的。
簡單的PLL由頻率基準、相位檢波器、電荷泵、環路濾波器和壓控振盪器（VCO）組成。基於PLL技術的頻率合成器將增加兩個分頻器：一個用於降低基準頻率，另一個則用於對VCO進行分頻。而且，將相位檢波器和電荷泵組合在一個功能塊中也很容易，以便進行分析（見圖1）。簡單的PLL上所增設的這些數字分頻器電路實現了工作頻率的輕鬆調節。處理器將簡單地把一個新的分頻值“寫入”到位於PLL中的暫存器中，更新VCO的工作頻率，並由此改變無線設備的工作信道。
PLL是作為閉環控制系統工作，用於比較基準信號與VCO的相位。增設基準和反饋分頻器的頻率合成器負責比較兩個由分頻器的設定值調節相位。該相位比較在相位檢波器中完成，在大多數系統中，這種相位檢波器是一個相位和頻率檢波器。該相位-頻率檢波器生成一個誤差電壓，此誤差電壓在±2π的相位誤差範圍內近似為線性，並在誤差大於±2π的情況下保持恆定。相位-頻率比較器所採用的這種雙模式操作可生成針對大頻率誤差（比如，當PLL在上電期間起動時）的較快的PLL鎖定時間，並避免被鎖定於諧波之上。
VCO利用調諧電壓生成一個頻率。VCO可以是模組、IC，也可由分立元件來製成。圖2示出了一個位於MAX2361傳送器IC內部的、採用有源元件製作的VCO。諧振迴路和變容二極體是外置的，使得設計工程師能夠對IF（中頻）LO（本機振盪器）進行獨特的規定，以便對特定的無線電頻率方案提供支持。
--- 環路濾波器對由相位-頻率檢波器的電荷泵所產生的電流脈衝進行積分，以生成施加於VCO的調諧電壓。傳統的做法是使來自環路濾波器的調諧電壓升高（變為更大的正值），以使VCO的相位超前並提高VCO的頻率。環路濾波器可以採用諸如電阻器和電容器等無源元件來實現，也可採用一個運算放大器。環路濾波器的時間常數以及VCO、相位檢波器和分頻器的增益將設定PLL頻寬。PLL頻寬決定了瞬態回響、基準寄生電平和噪聲濾波特性。在PLL頻寬之內，頻率合成器輸出端上的相位噪聲主要是相位檢波器相位噪聲；而在PLL頻寬之外，輸出相位噪聲則主要源自VCO相位噪聲。
--- 頻率合成器PLL基準輸入是一個穩定、無干擾的恆定頻率信號。在大多數無線電設備中都採用了某種形式的晶體振盪器，原因是其相位噪聲非常低，而且其頻率穩定並進行了精確的規定。PLL將對該基準進行分頻，以提供一個用於相位-頻率檢波器的較低頻率。這一較低的頻率將設定用於檢波器的比較率，並通過使反饋分頻器設定值以“1”的幅度遞增的方法來設立可行的最小頻率步進。這變成了合成器的頻率解析度（即頻率步長），它應該等於或小於正在設計之中的無線電系統的信道間隔。利用由反饋分頻器按比例縮小的VCO的輸出，相位檢波器和環路濾波器生成了一個調諧電壓。
輸入信號－> 鑒相器 －> 低通濾波器 －> 壓控振盪器－> 輸出信號。鑒相器有兩個輸入，分別是輸入信號和壓控振盪器的輸出信號，在二者相位差和頻率差不是很大的情況下，鑒相器的輸出與兩輸入信號之差成正比，鑒相器的輸出為模擬信號，其通過低通濾波器慮除高頻雜波，後進入壓控振盪器，壓控振盪器的輸出頻率隨其輸入電壓的改變而改變。從原理圖上看，PLL實際上是一負反饋系統，只要輸入信號在正常範圍內，輸出信號在“一定時間內”都能跟上。輸入信號發生變化後，輸出信號跟蹤輸入信號的過程稱之為捕獲；輸出信號跟蹤完畢時稱之為鎖定；輸入信號變化過快導致輸出信號無法跟蹤時稱為失鎖。通過PLL可以方便實現N倍頻，原理如下：
輸入信號－> 鑒相器 －> 低通濾波器 －> 壓控振盪器－> 輸出信號
^|______N分頻器______________|
此外，可以實現小數倍頻，原理如下：
輸入信號－> 鑒相器 －> 低通濾波器 －> 壓控振盪器－> 輸出信號
^|________N分頻器/N+1分頻_________|
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|------ 模式控制 ――---------> |
模式控制模組可以選擇分頻器處於N分頻器還是N+1分頻，若通過模式控制模組實現
10個clk中有9個clk為N分頻，1個clk為N+1分頻，則實際輸出信號頻率為（N+0.1）×
輸入頻率。
PLL電路本質是模擬電路，與ARM核心的數字電路截然不同，故在CPU中處於獨立地
位，另外很多CPU的PLL供電為單獨供電，且對PLL供電質量要求較高。
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