流水線模數轉換器

流水線結構模數轉換器( ADC) 相對於其他結構 ADC 來說, 最大優勢在於它在精度、速度 、功耗等方面的很好平衡 ,其精度較高 ,轉換速度較快 ,功耗較低且晶片面積較小, 因此在無線通信 、數字視頻等高速高精度領域中的套用越來越廣泛 .

基本介紹

• 中文名：流水線模數轉換器
• 外文名：pipelined analogdigital converter adc

流水線模數轉換器 ( ADC)是一種常用模數轉換結構 ,其轉換速率較高 ,消耗的晶片面積和功耗卻較低 ,常用於無線通信、 CCD圖像數據處理、超聲監測等高速套用領域 .大多數流水線 ADC都採用開關電容電路實現 ,可以達到較高精度和較低功耗 .如果不進行自校正 ( calibration)或者電容修正( trimming) ,流水線 ADC只能達到 10～ 12 bit的精度 ,這主要是由於開關電容電路對電容匹配精度比較敏感 .另外 ,運放的有限增益、參考電壓的精度、開關的電荷注入等因素也都限制了轉換器精度的提高 .同時 ,由於工藝製造過程和工作環境等造成的影響是隨機變化的 ,要消除這類影響需要晶片本身有自校正的功能 .通過自校正 ,轉換器的精度可以達到13～ 15 bit.

目前採用的自校正方法分成模擬域和數字域兩大類 ,前者利用小電容網路對系統中的大電容進行修正 .近年來 ,人們逐漸開始關注數字域的校正方法( digital calibratio n) ,與模擬域自校正相比 ,數字域的自校正有許多優點 ,它不僅可以校正電容比值 ,還可以消除運放有限增益和加法器精度的影響.這對低電壓低功耗電路的設計是非常有利的 .另外 ,流水線結構中本身就包括一部分數字校正 ( digitalco rrection)的電路 , 數字域的自校正就可以在其基礎上進行 .

流水線 ADC基本結構

傳統的每級 1. 5 bit流水線 ADC的採樣保持電路跟蹤模擬輸入信號 ,並在1 /2周期內保持輸出 .第一級將該輸出放大 2倍 ,轉換得到 2bit數字輸出 ,根據數字輸出將模擬信號加上不同的偏移量 ,就得到了第一級轉換後剩餘的模擬量 .第一級將轉換剩餘的模擬量保持輸出到下一級 ,每經過一級轉換便得到2 bit數字輸出 ,最後完成對原始模擬信號的轉換 .每一級在 1 /2周期內保持輸出剩餘模擬量 ,同時對上一級的輸出信號進行轉換 ,實現了流水線操作。

由於每一級之間的增益只有 2倍 ,因此 2 bit數字輸出中有效的輸出僅僅是 1 bit,冗餘的輸出最終用來實現數字校正算法 .這種結構被稱作每級 1. 5bit流水線 .每一級的放大運算和加法運算都是通過開關電容電路實現。

級間增益對轉換器線性度的影響

線性度是模數轉換器非常重要的靜態性能指標 ,級間增益誤差對系統的積分非線性有很惡劣的影響 ,然而在以往的分析中並沒有引起足夠重視 .

( 1) 對於前端採樣保持電路 ,增益 G 0 代表了最終模數轉換曲線的斜率 ,理想情況 G 0= 1,系統量化誤差限制在± 0. 5 LSB以內 .若 G 0≠ 1,則量化誤差顯著增加。前端採樣保持的增益 G0 決定了整個模數轉換器的增益 .當 G0 < 1時 ,轉換器的數字輸出減少 ,等效的輸入閾值電壓增加 .由於輸入的範圍不變 ,因此轉換器的動態範圍下降 .當 G0> 1時 ,數字輸出提前飽和 ,使有效的輸入範圍下降 .由於等效的輸入閾值電壓也相應減小 ,因此轉換器的動態範圍沒有變化 .差分非線性 ( DN L)與積分非線性 ( IN L)的計算是去掉過載的數字輸出之後 ,以轉換曲線兩端點的連線作為參考 ,並且以 LSB作為計算單位 G0的取值並不影響系統的非線性誤差 .

( 2) 與前端採樣保持增益G0 不同 ,流水線級間增益Gi 的誤差會產生另外一種影響 .理想情況下 G i= 2,由於運放增益及電容比值的影響 ,實際的 Gi 並不是嚴格等於 2倍 .假定只有被觀察的 Gi 是非理想的 .圖 4( a)～ (c)為最終的歸一化數字輸出 ,對於量化誤差來說 ,由於級間增益 Gi 接近 2,各級的量化誤差換算到原始輸入端減少了 CGi 倍 ,隨著 i 的增大 ,Gi 對系統量化信噪比 QSN R的影響逐級減小 .同樣道理 , G i 對系統動態範圍的影響也是逐級減小的 . Gi 對 DNL、 IN L是有影響的 ,當後級增益大於前級增益時 ,系統不可避免地出現了非單調的特性 ,即隨著輸入的增加 ,系統輸出會出現下降的情況 .任一非理想的 Gi 將模數轉換曲線分成斜率為 Gi 的 2i+ 1 - 1段 ,各段曲線沿斜率為 Gi- 1的2i - 1段曲線分布 .在各段曲線交界處 DN L變化較大 ,而 INL也累積較大 .可見 ,無論是前端採樣保持增益還是級間增益 ,都從不同方面影響轉換器的線性度 .圖 5給出了 14bit轉換器在每級增益誤差小於 0. 1 % 情況下的非線性情 況 , DN L= + 1. 28 /- 0. 74 LSB, IN L= + 3. 76 /- 4. 00 LSB,由於級間增益誤差造成的 DN L尖峰 .

數字域自校正和改進的流水線結構

數字域自校正的基本原理就是將模擬輸入轉換為冗餘的數字輸出 ,這些冗餘的輸出不僅包含了輸入信號的信息 ,還包含了系統誤差的信息 ,通過自校正電路就可以依照誤差信息還原原始的輸入信號 .還原的方法有許多種 ,主要區別在於每級輸出的 bit數以及對級間增益的調整方式 .目前的數字域自校正技術都是人為地修改電容比值 ,使增益 G0、 Gi 略高或者略低於理想值 ,從而使得系統在遺失碼字或者遺失量化範圍兩種情況中出現且只出現一種 .

一種改進的流水線結構可以同時消除遺失碼字和遺失量化範圍兩種情況. 將每一級內部的數模轉換輸出由原來的 Vref增加到 4/3 V並將內部的模數轉換閾值由原來的 Vref /4增加到 Vref /3.這種結構對比較器輸入偏差 (input offset)的要求有所增加 ,由原來的 Vref /4 減小 到 V ref /6. 即便如 此 ,對 於± 1 V的參考電壓來說 ,相當於比較器輸入偏差要小於 167 mV ,而通常使用的動態比較器很容易達到這個要求。

增益自校正算法

增益 G0、 G i 的偏差不僅僅只是造成遺失碼字、遺失量化範圍 ,它對系統的量化噪聲、動態範圍、非線性誤差等性能都有很大影響 .當每一級增益都不確定時 ,輸出情況會變得更加複雜 .傳統的數字自校正算法可以從一定程度上減少非單調的情況 ,但輸入輸出曲線仍是一條折線 .本文進一步利用冗餘的數字輸出對增益進行自校正 ,從而使輸入輸出曲線更逼近理想的轉換曲線 ,提高 ADC的線性度。

在傳統的流水線模數轉換器( ADC) 的設計中 ,為獲得較準確的增益和較小的非線性誤差, 其中的餘量放大器通常採用閉環的高性能運算放大器,但它會產生較大的功耗. 有文獻將流水線第 1 級精確的餘量放大器用一個簡單的開環放大器代替 ,對開環放大器產生的誤差用小功耗的數字電路進行後台校準, 達到了降低功耗和提高速度的目的. 但是 ,這種技術在估算開環放大器的 1 階和 3 階誤差參數時 ,採用傳統的方法計算雙餘量曲線距離, 用了大量的計數器、比較器和加法器等數字電路,不利於功耗的降低 , 而且在估算 3 階非線性誤差時需要使用複雜的查找表 , 占用了大量的ROM 空間和晶片面積。

因而，提出了一種新的基於信號統計規律的後台數字校準技術, 該技術在計算雙餘量曲線距離時, 採用自適應搜尋的技術減小了電路的規模, 降低了功耗,而且在計算開環放大器產生的 3 階誤差時 ,採用了二元單調函式的幅值增量比較算法來設計複雜二元函式的查找表( LUT), 使 LUT 所需的 ROM 空間大幅度減小.在數字校準技術及其算法的硬體實現方面,把 ADC 和數字電路集成在同一晶片上, 進一步減小了功耗和晶片面積, 並實現了 12 位、採樣率為4 ×107 s-1的流水線 ADC。

為了降低流水線模數轉換器中數字校準電路的規模和功耗, 提出了一種新的基於信號統計規律的後台數字校準技術 . 該技術採用自適應搜尋算法和二元單調函式的幅值增量比較算法 ,分別對基於信號統計規律的數字校準技術中的距離估計電路和查找表進行最佳化設計, 減少了距離估計所需的數字電路和查找表所需的 ROM 空間,極大地降低了數字電路的規模和功耗. 套用該校準技術實現了一個 12 位 、採樣率為 4 ×107 s-1的流水線模數轉換器. 測試結果表明, 同最佳化前相比 ,該晶片數字電路的功耗降低了 93 %,所需 ROM 空間減小了 95 %. 整個晶片採用 SM IC 0. 18 μ m CMOS工藝設計, 總功耗為 210 mW ,晶片面積為 3. 3 m m ×3mm。

該流水線ADC 輸出為 12 位, 採樣率為 4 ×107 s -1 ,其中模擬電路主要包括前端採樣/保持電路, 第 1 級 4 位ADC ,第 2 級 1 +1 位 ADC , 後面是 7 級 1. 5 位ADC ,最後是 3 位 ADC . 數字電路主要包括數字校正電路和數字校準電路。

第 1 級的餘量放大器由於採用了開環放大器的結構 ,其增益不能準確設定 , 必須採用尾電流偏置複製等方法進行限制, 對於它所具有的較大非線性 ,必須採用數字校準技術進行校準 .基於信號統計規律的數字校準技術,第 1 級 4 位 ADC 的子 ADC 的輸出信號被一組隨機碼序列 N RNG 調製[ 3-4 , 6-7] , N RNG 的值為隨機的 0 或+1 ,所以該級輸出的數字為 5 位, 這樣後端 ADC 輸出的餘量曲線就成為雙餘量曲線. 當輸入信號幅值不同時,開環放大器 3 階及高階誤差的存在會使餘量曲線之間在垂直方向的距離也不相同 . 在進行距離估計時 ,需要一個計數器對 N RNG =+1 時餘量曲線上某一點a的累積柱狀圖的次數進行統計 ,得到一個統計數 r ,即在數次模數轉換中的模數轉換結果小於 a 點的個數,同時需要另外一組計數器對 N RNG =0 時餘量曲線上對應點附近的點的累積柱狀圖的次數進行統計 ,得到另一組統計數 H top . 因為隨機碼的0 和 1 出現的機率相等, 通過查找 H top中與 r 相等或接近的值 ,即可找到輸入為 V in1 時在 N RN G =0 的餘量曲線上對應的點 b . 點 a 與點b 在縱軸上對應的數值相減就可估算出輸入為 Vin1時 2 條餘量曲線之間的垂直距離 d 1 , 重複上述過程可以估算輸入為Vin2時的距離 d 2 , 2 個距離相減可得到距離差 Δd . 當ADC 中 3 階及高階誤差不存在時, Δd =0 . 使用 2個最小均方( LM S)環路可分別求得 1 階誤差參數p1 和 3 階誤差參數 p3 ( 對於偶次非線性和高階誤差 , 可以通過提高差動電路的對稱性以及放大器輸入對管的過驅動電壓來減小或忽略)。

校準算法實現電路的改進

距離估計電路
在對雙餘量曲線進行距離估計時 , 需要在餘量曲線中特定點的附近進行搜尋並進行計數和比較 ,其需要搜尋的點數 N 與開環放大器增益的變化範圍之間的關係為N =2n-1( G1 , max -G1 , min) /8

式中 : n 為除第 1 級外的後端 ADC 轉換的位數 , 根據本文 ADC 的結構 , n =11 ; G1 , max與 G1 , min 分別為開環放大器所能夠達到的最大增益與最小增益, 考慮到數字校準算法的需要及電荷共享效應造成的衰減,本文將增益的變化範圍設定為 7. 5 至 8. 5 . 由式可計算出 N =128 . 距離估計電路在這個範圍內的每一個點上進行距離估計時 , 都需要一組由計數器 、比較器和加法器組成的電路單元, 因此需要N 個電路單元 . 如果按照傳統的方法來實現距離估計電路,則當 N 為 128 時, 全部數字電路的功耗為152 mW .

自適應搜尋的方法來減小距離估計電路的規模和功耗 . 該方法只要求在一段較小範圍內進行搜尋 ,但是搜尋範圍的中心可以自適應地變化 .如果在搜尋範圍內,所有點對應的累積柱狀圖的次數小於 N RNG =1 時餘量曲線所對應的次數 r ,那么與 r 相匹配的點應該還在這個搜尋範圍的橫坐標以右的範圍中 , 此時應將搜尋中心向右移動 ,在一個新的範圍內進行搜尋. 反之, 將搜尋中心向左移動 ,直至搜尋到目標點為止. 自適應搜尋的引入使得距離估計電路需要的電路單元大大減少. 在本文晶片的設計中 ,基於對電路規模和誤差參數收斂速度的綜合考慮, 距離估計電路的搜尋範圍設定為 10 ,即只需要 10 個電路單元. 對電路進行綜合後的結果顯示 , 全部數字電路的功耗小於 10mW ,與未採用自適應搜尋的方法相比, 功耗降低了93 %.

二元單調函式 LUT 的電路設計
根據 ADC 的結構及校準算法的需要, Db1 為 12 位數字,其最後 2 位是不精確的 , 所以將最後 2 位除去 ,把 Db1設定為 10 位數字 , p3 設定為 7 位的數字,e 設定為 10 位數字 . 如果簡單地將 Db1和 p 3 這 2 個變數作為 LUT 的地址輸入, 則 LU T 總的地址輸入為 17 位 , 因此 LUT 將占用 217 ×10 =1 310 720位的 ROM 空間. 採用傳統方法設計的 LUT 需要大量的 ROM 空間, 所以本文採用本課題組所提出的幅值增量比較算法來得到 3 階誤差的數值.

幅值增量算法的原理

幅值增量比較算法利用二元單調函式 Z =F( X ,Y ) 的單調特性,通過改變 LU T 的存儲數據以及使用比較器和加法器, 將該二元函式的一個變數值作為 ROM 的地址輸入,另外一個變數值與 ROM 的存儲值進行比較, 將比較值相加來實現函式值的輸出.
在傳統的 LUT 設計中, 當輸入為( X m , Y n) 時,將變數 X m 、 Y n 作為地址, 去尋找 Z mn 的值 ,在幅值增量比較算法中 ,將變數 X 作為地址, Z的值按照單調性排列作為 ROM 的編號( Z 的數值恰好等於 ROM 的編號), X 和 Z 對應的變數 Y 被寫入 LUT 中, 左下角空缺以 0 補齊 ,右上角空缺以變數Y 的最大值加 1 後的值進行填補.當輸入為( X m ,Y mi) 時 ,將 Y mi 與 X m 相對應的 LU T的值相比較 ,根據函式的單調性, 小於或等於 Y mi 的LU T 值的個數即為函式值 Z .