數字邏輯設計與計算機組成，是一本圖書，2017-06-27由機械工業出版社出版。
基本介紹
- 書名：數字邏輯設計與計算機組成
- 作者： [美]尼克魯斯·法拉格（Nikrouz Faroughi）
- ISBN： 978-7-111-57061-5
- 類別：圖書
- 定價：89.0
- 出版社：機械工業出版社
- 出版時間：2017-06-27
- 開本：16開
基本信息,內容簡介,作者簡介,目錄信息,
基本信息
數字邏輯設計與計算機組成
書號： 57061
ISBN： 978-7-111-57061-5
作者： [美]尼克魯斯·法拉格（Nikrouz Faroughi）
印次： 1-1
責編：
開本： 16開
字數： 300千字
定價： 89.0
所屬叢書： 計算機科學叢書
出版日期： 2017-06-27
內容簡介
本書從簡單的數字邏輯電路設計基礎開始，由淺入深，講解組合邏輯和時序邏輯電路的設計技術、計算機組成的基本原理和計算機體系結構的相關概念，後深入探討了現代計算機系統如何利用硬體支持安全的體系結構。書中通過大量實例揭示作者對現代計算機設計目標的理解，展示如何套用流水線和並行化技術提升並發處理能力，並闡述了處理器體系結構與編譯器、編程方法和性能之間的關係。本書可作為高等院校“數字邏輯與計算機組成”相關課程本科生、研究生教材，也可作為電子信息類相關專業人士完整理解計算機系統的整體組成和硬體工作原理的參考書。
作者簡介
1992年至今，在北京郵電大學計算機學院從事教學和科研工作，先後主講本科課程8門，研究生課程4門。“計算機通信”國家級教學團隊成員，“計算機組成原理”國家級高等教育精品課程主講教師。指導本科生參加全國“嵌入式系統”專題競賽和 “Imagine Cup”等國際級學生競賽，多次獲得優異成績。從事嵌入式系統、高性能並行計算、可重構計算等領域的研究工作，並與多家國內外企事業單位合作從事通信設備、嵌入式套用系統和網路通信軟體等領域的研發工作。近年來編著教材12本，翻譯出版英文科技專著4部。
目錄信息
Digital Logic Design and Computer Organization with Computer Architecture for Security
出版者的話
譯者序
前言
致謝
第1章 導論 1
1.1 簡介 1
1.1.1 數據表示 1
1.1.2 數據通路 5
1.1.3 計算機系統 5
1.1.4 嵌入式系統 7
1.2 邏輯設計 7
1.2.1 電路最小化 8
1.2.2 實現 9
1.2.3 電路類型 10
1.2.4 計算機輔助設計工具 12
1.3 計算機組成 13
1.4 計算機體系結構 13
1.4.1 流水線 14
1.4.2 並行性 15
1.5 計算機安全 19
參考文獻 19
練習 19
第2章 組合電路：小型設計 22
2.1 簡介 22
2.2 邏輯表達式 24
2.2.1 乘積的和表達式 25
2.2.2 和的乘積表達式 27
2.3 規範表達式 29
2.3.1 極小項 29
2.3.2 極大項 30
2.4 邏輯化簡 30
2.4.1 卡諾圖 31
2.4.2 K圖化簡 33
2.5 邏輯化簡算法 37
2.6 電路時序圖 43
2.6.1 信號傳播延遲 45
2.6.2 扇入和扇出 45
2.7 其他邏輯門 46
2.7.1 快取 46
2.7.2 集電極開路緩衝區 46
2.7.3 三態快取 48
2.8 設計實例 50
2.8.1 全加器 50
2.8.2 多路選擇器 52
2.8.3 解碼器 54
2.8.4 編碼器 55
2.9 實現 57
2.9.1 可程式邏輯器件 57
2.9.2 設計流程 58
2.10 硬體描述語言 60
2.10.1 結構模型 60
2.10.2 傳輸延遲仿真 63
2.10.3 行為建模 65
2.10.4 綜合與仿真 67
參考文獻 69
練習 69
第3章 組合電路：大型設計 72
3.1 簡介 72
3.2 算術函式 74
3.3 加法器 74
3.3.1 進位傳輸加法器 74
3.3.2 先行進位加法器 75
3.4 減法器 81
3.5 2的補碼加法/減法器 83
3.6 算術邏輯單元 86
3.6.1 設計部分：位並行 87
3.6.2 設計部分：位串列 91
3.7 設計實例 93
3.7.1 乘法器 93
3.7.2 除法器 95
3.8 實數算術 96
3.8.1 浮點數標準 97
3.8.2 浮點數據空間 98
3.8.3 浮點運算 100
3.8.4 浮點單元 104
參考文獻 105
練習 105
第4章 時序電路：核心模組 109
4.1 簡介 109
4.2 SR鎖存器 110
4.3 D鎖存器 113
4.4 鎖存器的缺陷 114
4.5 D觸發器 115
4.5.1 選擇電路 116
4.5.2 操作規範 116
4.5.3 建立和保持時間 116
4.6 無相位差的時鐘頻率估計 120
4.7 觸發器使能 120
4.8 其他觸發器 121
4.9 硬體描述語言模型 122
參考文獻 124
練習 125
第5章 時序電路：小型設計 127
5.1 簡介 127
5.2 狀態機介紹：暫存器設計 128
5.2.1 暫存器模型 129
5.2.2 多功能暫存器 130
5.3 FSM設計 132
5.3.1 二進制編碼狀態 134
5.3.2 獨熱碼狀態 137
5.4 計數器 142
5.5 容錯FSM 149
5.6 時序電路的時序 154
5.6.1 帶有時鐘相位差的時鐘頻率評估 157
5.6.2 異步接口 157
5.7 硬體描述語言模型 159
參考文獻 164
練習 164
第6章 時序電路：大型設計 168
6.1 簡介 168
6.2 數據通路設計 169
6.2.1 單周期 170
6.2.2 多周期 171
6.2.3 流水線 171
6.3 控制單元設計技術 175
6.3.1 硬體控制單元：FSD 176
6.3.2 微程式控制 176
6.3.3 硬體控制：流水線 180
6.4 能源和功率消耗 181
6.5 設計實例 183
6.5.1 無符號串列乘法器 184
6.5.2 帶符號串列乘法器 192
6.5.3 計算機圖形學：旋轉 199
參考文獻 211
練習 211
第7章 存儲器 214
7.1 簡介 214
7.2 存儲技術 215
7.2.1 唯讀存儲器 215
7.2.2 隨機存取存儲器 215
7.2.3 套用 217
7.3 存儲單元陣列 217
7.3.1 字存取 218
7.3.2 突發訪問 218
7.4 存儲器組織結構 220
7.4.1 現代DRAM 221
7.4.2 SRAM存儲單元模型 223
7.4.3 SRAM晶片內部組織結構 223
7.4.4 存儲單元設計 225
7.5 存儲時序 228
7.5.1 SRAM 228
7.5.2 DRAM 230
7.5.3 SDRAM 231
7.5.4 DDR SDRAM 232
7.6 存儲器體系結構 232
7.6.1 高位交叉存儲 233
7.6.2 低位交叉存儲 233
7.6.3 多通道 234
7.7 設計實例：多處理器存儲結構 236
7.7.1 UMA與NUMA 236
7.7.2 NUMA套用 236
7.8 HDL模型 237
參考文獻 240
練習 240
第8章 指令集體系結構 243
8.1 簡介 243
8.1.1 指令類型 244
8.1.2 程式翻譯 244
8.1.3 指令周期 244
8.2 指令集體系結構的類型 246
8.2.1 定址模式 246
8.2.2 指令格式 247
8.2.3 堆疊ISA 247
8.2.4 累加器ISA 249
8.2.5 CISC-ISA 249
8.2.6 RISC-ISA 250
8.3 設計示例 250
8.3.1 累加器ISA指令集設計 250
8.3.2 累加器ISA處理器：單周期 255
8.3.3 累加器ISA處理器：流水線 259
8.3.4 RISC-ISA處理器 266
8.4 先進的處理器架構 269
8.4.1 深度流水線 269
8.4.2 分支預測技術 271
8.4.3 指令級並行 278
8.4.4 多執行緒 284
參考文獻 288
練習 288
第9章 計算機體系結構：互連 293
9.1 簡介 293
9.2 存儲器控制器 298
9.2.1 簡單的存儲器控制器 298
9.2.2 現代存儲器控制器 300
9.3 I/O外圍設備 302
9.4 控制和連線I/O設備 303
9.5 數據傳輸機制 309
9.5.1 中斷驅動傳輸 309
9.5.2 程式控制傳輸 311
9.5.3 DMA傳輸 313
9.6 中斷 315
9.6.1 中斷處理 316
9.6.2 中斷結構 319
9.7 設計示例：中斷處理CPU 321
9.8 USB主控制器接口 325
9.8.1 標準 325
9.8.2 事務 325
9.8.3 傳輸 327
9.8.4 描述符 327
9.8.5 幀 327
9.8.6 事務組織結構 329
9.8.7 事務執行 330
參考文獻 331
練習 331
第10章 存儲系統 334
10.1 簡介 334
10.2 cache映射 338
10.2.1 直接映射 339
10.2.2 cache缺失的類型 341
10.2.3 組相聯映射 343
10.3 cache一致性 346
10.3.1 失效協定與更新協定 347
10.3.2 監聽cache一致性協定 347
10.3.3 直寫協定 348
10.3.4 寫回協定 349
10.4 虛擬存儲器 352
10.4.1 虛擬地址轉換 353
10.4.2 轉譯後備緩衝器 355
10.4.3 處理器組織結構 356
參考文獻 359
練習 359
第11章 計算機體系結構：安全 362
11.1 簡介 362
11.1.1 安全工程方法 364
11.1.2 威脅類型 365
11.1.3 訪問控制和類型 365
11.1.4 安全策略模型 367
11.1.5 攻擊類型 369
11.2 硬體後門攻擊 370
11.2.1 數據和控制攻擊 370
11.2.2 定時器攻擊 371
11.2.3 安全策略機制 371
11.3 軟體/物理攻擊 374
11.3.1 欺騙攻擊 374
11.3.2 拼接攻擊 374
11.3.3 重放攻擊 375
11.3.4 中間人攻擊 376
11.4 可信計算基 376
11.5 密碼使用方法 377
11.5.1 對稱密鑰密碼器 378
11.5.2 操作模式 379
11.5.3 非對稱密鑰密碼器 381
11.6 哈希法 384
11.7 加密哈希 386
11.7.1 訊息認證碼 387
11.7.2 基於哈希的MAC 387
11.8 通過硬體存儲加密密鑰 388
11.8.1 密鑰鏈組織 388
11.8.2 存儲和訪問 388
11.8.3 套用示例：密鑰鏈作為訪問控制 392
11.9 哈希樹 393
11.9.1 套用示例：密鑰鏈認證 393
11.9.2 套用示例：記憶體認證 393
11.10 安全協處理器體系結構 395
11.11 安全處理器體系結構 396
11.11.1 程式代碼完整性 396
11.11.2 運行安全機制 397
11.11.3 程式代碼保密性 399
11.11.4 程式代碼的完整性和保密性 399
11.11.5 程式數據完整性 400
11.11.6 程式數據保密性 401
11.11.7 程式數據的完整性和保密性 404
11.11.8 程式代碼和數據的完整性及保密性 405
11.11.9 處理中斷 406
11.12 設計示例：安全處理器 407
11.12.1 SP特徵 407
11.12.2 處理器架構 408
11.12.3 加密解密哈希引擎 411
11.12.4 哈希樹引擎 411
11.13 延伸閱讀 415
參考文獻 417
練習 420
參考文獻 424
索引 426
