《SystemVerilog硬體設計及建模》是2007年科學出版社出版的圖書，作者是（英）StuartSutherland，SimonDavidmann，PeterFlake。
基本介紹
- 書名：SystemVerilog硬體設計及建模
- 作者：（英）StuartSutherland，SimonDavidmann，PeterFlake
- ISBN：7030198778，9787030198778
- 定價：￥45.00元
- 出版社：科學出版社
- 出版時間：2007-10-1
內容提要,目錄,作者簡介,
內容提要
本書是介紹SystemVerilog（Verilog-2005）的實用圖書。書中深入淺出地介紹SystemVerilog相比於Verilog新增加的特性，包括新的數據類型、操作符、過程塊語句以及適於SoC設計的接口結構，這些新增加的特性大大提高Verilog的高層抽象能力，彌補’Verilog底層描述能力強但系統級描述能力弱的缺點。為了進一步說明這些新的數據類型、操作符和過程語句，本書對Verilog語句中的數據類型、操作符以及過程語句的仿真行為進行深入的分析，以便於讀者加深對Verilog的理解。此外，本書還介紹Sys—temVerilog增加的一些系統連線描述方法，相對於Verilog-2001，這些方法可以進一步簡化系統連線，提高設計效率。本書提供許多代碼例子，這些例子可以從網上下載，有助於讀者對SystemVerilog的學習。
本書可供具有一定Verilog基礎的電路設計工程技術人員使用，同時可作為高等院校相關專業學生參考書。
目錄
第1章SystemVerilog介紹
1.1SystemVeriIog起源
1.1.1SystemVerilog標準的發展歷程
1.1.2SystemVerilog獲得的捐贈
1.2SystemVerilog針對硬體設計的關鍵增強
1.3小結
第2章SystemVerilog聲明的位置
2.1包(package)
2.1.1包的定義
2.1.2引用包的內容
2.1.3綜合指導
2.2Sunit編譯單元聲明
2.2.1編碼指導
2.2.2SystemVerilog標識符搜尋規則
2.2.3原始碼順序
2.2.4將包導入Sunit的編碼原則
2.2.5綜合指導
2.3未命名語句塊中的聲明
2.3.1未命名塊中的局部變數
2.4仿真時間單位和精度
2.4.1Verilog編譯指令timescale
2.4.2包含時間單位的時間值
2.4.3範圍級（scope—level）時間單位和精度
2.4.4編譯單元的時間單位和精度
2.5小結
第3章SystemVerilog文本值和數據類型
3.1加強的文本值賦值
3.2define增強
3.2.1字元串內的宏變數替換
3.2.2通過宏建立標識符名
3.3SystemVerilog變數
3.3.1對象類型和數據類型
3.3.2SystemVerilog四態變數
3.3.3SystemVerilog兩態變數
3.3.4顯式及隱式變數和線網類型
3.3.5綜合指導
3.4在RTL模型中使用兩態類型
3.4.1兩態類型的特點
3.4.2兩態類型和四態類型仿真
3.4.3在case語句中使用兩態類型
3.5數據類型規則的放寬
3.6有符號和無符號修飾符
3.7靜態和自動變數
3.7.1靜態變數和自動變數的初始化
3.7.2自動變數的綜合指導
3.7.3靜態和自動變數的使用原則
3.8變數初始化的確定性
3.8.1初始化確定機制
3.8.2時序邏輯的異步輸入初始化
3.9強制類型轉換
3.9.1靜態轉換（編譯時轉換）
3.9.2動態強制類型轉換
3.9.3綜合指導
3.10常數
3.11小結
第4章用戶自定義和枚舉數據類型
4.1用戶自定義類型
4.1.1局部typedef聲明
4.1.2共享typedef定義
4.1.3用戶自定義類型的命名習慣
4.2枚舉數據類型
4.2.1枚舉類型標籤序列
4.2.2枚舉類型標籤作用域
4.2.3枚舉類型值
4.2.4枚舉類型的基類
……
第5章數組、結構體和聯合體
第6章SystemVerilog過程塊、任務和函式
第7章過程語句
第8章有限狀態機建模
第9章層次化設計
第10章接口
第11章一個完整設計的建模
第12章行為級和交易級建模
附錄ASystemVerilog形式定義（BNF）
附錄BVerilog和SystemVerilog保留關鍵字
附錄CSUPERLOG的歷史，即SystemVerilog的開端
作者簡介
StuartSutherland：SystemVerilog和Verilog套用方面的資深專家。早在1993年電氣和電子工程師學會（IEEE）標準化工作剛開始時，就致力於Verilog語言的研究工作，並同時擔任IEEEVerilog標準委員會成員（任VerilogPLI任務組主席和聯合主席）和IEEESystemVerilog標準委員會成員（任SystemVerilogLanguageRefe—fenceManual一書的編輯）。他擁有20多年的硬體設計經驗，以及超過17年的Verilog設計經驗，是SutherlandHDL公司的創始人，在該公司負責提供專業級的HDL培訓服務。他擁有計算機科學方向電子工程技術專業學士學位，是TheVerilogPLIHandbook和Verilog一2001：AGuidetotheNewFeaturesoftheVerilogHDL的作者。
SimonDavidmann：從1978年開始致力於HDL的研究，是英國布魯耐爾大學HILO小組的成員之一。他在1984年成為SimmonsPercussion的實時專業音樂設備的ASIC設計師和嵌入式軟體開發人員；1988年開始研究Verilog，並成為GDA公司（GatewayDesignAutomation）的第一個歐洲雇員；在歐洲創建了ChronologicSimu—lation公司、VirtualChips公司（InSilicon公司）的歐洲辦事處，後來又成為AmbitDe—sign公司的歐洲代理人；1998年參與創建了Co—DesignAutomation公司，並參與開發了SUPERLOG語言。作為Co—Design公司的CEO，他在SUPERLOG語言轉換到Accellera標準組織，並成為SystemVeri!og前身的過程中發揮了重要作用。David—mann是AccelleraSystemVerilog和IEEE1364Verilog委員會的成員，是多個技術公司和EDA公司的顧問和主要成員，還是倫敦大學QueenMary學院數字系統系的客座教授。2005年Davidmann創建了Imperas公司，擔任總裁兼CEO。
PeterFlake：co—DesignAutomation公司的創始人之一，是該公司的主要技術人員，SUPERLOG語言的主要締造者。2002年Synopsys公司收購Co—Design公司後，他成為Synopsys公司的科研人員。Flake在EDA領域的工作生涯超過30年：當他在英國布魯耐爾大學和GenRad公司時，就是HILO開發項目的語言架構師和項目領導者，HILO是20世紀80年代早期和中期第一個商用的基於HDL的仿真、故障仿真和時序分析系統。2005年他成為Imperas公司的首席科學家。他擁有英國劍橋大學的藝術碩士學位，並在多個學術會議上作過有關HDL的報告。
