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發展歷程
N3E是台積電3納米製程技術N3/N3B的改進版，旨在修復N3B的缺陷並放寬設計指標。其主要技術調整包括將EUV光刻層從25層縮減到21層，以降低投產難度、提升良率並控制成本，電晶體密度相比N3版本降低約8%，但相較5納米節點仍提升60%。N3E節點的高密度SRAM位單元尺寸並未縮小，與5納米節點相同。2022年，新思科技和Cadence的數字與客制化設計流程分別獲得台積電N3E製程認證，並實現了測試晶片的成功流片。
N3E工藝原計畫於2024年量產，後進展超預期，其工藝規範在2022年3月底前後凍結。2022年8月泄露的內部PPT顯示其良率進展超預期，其256MbSRAM的平均良率約為80%。因此，N3E的大規模量產節點從原計畫的2023年第三季度提前至2023年第二季度，並於2023年下半年開始大規模量產。在量產前夕，Arm的Cortex-X4 CPU於2023年在台積電N3E工藝上成功流片。2023年9月，聯發科首款採用台積電3納米製程的天璣旗艦晶片也成功流片。
從2023年下半年開始，N3E工藝成為各大廠商的量產主力，蘋果為其主要客戶。iPhone 15 Pro系列搭載的A17晶片採用了台積電N3E工藝。台積電工廠後續持續推進N3E工藝的量產，為蘋果iPhone 16系列晶片做準備，並計畫於2024年全面替代N3工藝。2024年下半年，蘋果、高通和聯發科等廠商推出的旗艦手機SoC產品全面採用了N3E製程。
截至2025年，台積電N3E已實現旗艦移動及高性能計算/人工智慧產品的量產，並獲得約100份新訂單。接替N3E的N3P工藝按計畫於2024年第四季度投產。截至2026年1月，N3E工藝仍在被新一代產品所採用，例如第三代酷睿Ultra處理器的GPU部分就採用了TSMC N3E工藝。
技術參數
台積電N3E工藝在同等功耗下性能較N5工藝提升15-20%，在同等性能下功耗降低30-35%。台積電N3E的電晶體密度相比N5工藝高60%，但相比N3工藝版本低約8%。台積電N3E工藝的邏輯密度約為N5工藝的1.6倍，晶片密度約為N5的1.3倍。
台積電N3E工藝的EUV光刻層從25層縮減到21層。台積電N3E工藝節點的高密度SRAM位單元尺寸為0.021 µm，與N5節點的位單元尺寸相同。台積電N3E節點的記憶體密度約為31.8 Mib/mm。
核心技術
台積電N3E工藝是3nm FinFET技術的重要增強版本。其主要技術創新包括採用更少的EUV光刻層，從25層縮減至21層。這降低了製程複雜度和投產難度，提高了生產良率並降低了成本。同時，N3E導入了FINFLEX技術，允許晶片設計人員在一個模組內混搭不同的標準單元，從而最佳化性能、功耗和面積。
該工藝修復了早期N3B版本上的各種缺陷，設計指標有所放寬，以提供更高的良率和更穩定的表現。在電晶體密度上，雖然略低於最初的N3B計畫，但相比上一代5nm（N5）工藝，邏輯密度仍有約1.6倍提升。N3E是台積電最後一款採用FinFET電晶體架構的製程節點。其工藝支持如UCIe等先進封裝IP的研發。
市場反響
台積電N3E工藝作為其第二代3nm製程技術，自推出以來，因其更高的成本效益、更佳的功耗控制以及超預期的良率表現，被行業廣泛視為“真正的3nm工藝”，並迅速成為蘋果、高通、聯發科等主流晶片廠商旗艦產品的量產主力。根據台積電方面於2025年11月透露的信息，截至2025年9月，其3nm製程節點已獲得約100份新訂單。
多項行業訊息顯示，N3E工藝的良率表現超出預期。其256MbSRAM的平均良率約為80%，移動設備以及高性能計算（HPC）晶片的良率也達到80%左右，環式振盪器的良率甚至超過92%。
然而，採用先進的N3E製程也帶來了成本的上升。例如，有報導指出，高通驍龍8 Gen 4晶片因採用台積電N3E製程，其報價較上一代產品激增了25%。
