匯流排周期

匯流排周期通常指的是CPU完成一次訪問MEM或I/O連線埠操作所需要的時間。一個匯流排周期由幾個時鐘周期組成。

基本介紹

• 中文名：匯流排周期
• 外文名：Bus Cycles
• 套用領域：計算機科學

匯流排周期的概念

1.微處理器是在時鐘信號CLK控制下按節拍工作的。8086/8088系統的時鐘頻率為4.77MHz，每個時鐘周期約為200ns。

2.由於存儲器和I/O連線埠是掛接在匯流排上的，CPU對存儲器和I/O接口的訪問，是通過匯流排實現的。通常把CPU通過匯流排對微處理器外部（存儲器或I/O接口）進行一次訪問所需時間稱為一個匯流排周期。一個匯流排周期一般包含4個時鐘周期，這4個時鐘周期分別稱4個狀態即T1狀態、T2狀態、T3狀態和T4狀態，必要時，可在T3、T4間插入一個至數個Tw。

（1）T1狀態 ——輸出存儲器地址或I/O地址。

（2）T2狀態 ——輸出控制信號。

（3）T3和Tw狀態 ——匯流排操作持續，並檢測READY以決定是否延長時序。

（4）T4狀態 ——完成數據傳送。