基本介紹
- 中文名：判決電路
- 外文名：decision circuit
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判決電路多見於電路結構中，其作用十分廣泛，有一定的選擇作用。
功能
列真值表；寫表達式；觀察後用語言文字描述功能；或者畫狀態圖；列狀態表；寫方程；觀察後用語言文字描述功能。
時序邏輯電路的功能多是：計數器、暫存器等。
作用
任何傳輸系統中都存在著信道失真、噪聲和干擾。信道失真是由有限的頻寬和色散等傳輸特性造成的，噪聲是由系統中電阻和有源器件的載流子的不規則起伏造成的，干擾則是由不可預測的外部因素造成的。由於受到信道失真、噪聲和干擾的影響，接收機接收到的信號就不可避免的出現失真和受到干擾，即使幅度衰減得到了補償，還常常是不能直接用作數據流。信道失真可在一定程度上利用均衡器來減小，而對噪聲和其他干擾的抑制就要依靠數據再生電路來實現。數據再生包括兩個子電路：時鐘恢復和數據判決電路。他們實際上是整個接收模組的核心，其中的數據判決電路是光接收機的關鍵電路之一。
數據能夠恢復是基於它在時域內有明確的可描述的特徵。例如一個NRZ信號，在整個周期內保持高電平⋯1或者低電平“0”，當噪聲和其它干擾電壓相對於信號眼圖高低即高低電平之差很小時，信號為⋯0’電平或⋯1 電平就由取樣範圍內電平低於或高於閩值電平決定的。因此，數據可以通過與閾值電平進行比較作出正確的判決。當每一個確定的⋯0’信號和⋯1’信號用與傳送端相同的信號波形再次表達後，數據序列將得到再生。由於數字傳輸系統中信號可以在信道中無差錯的多次再生，直到最後在接收機端無差錯或以極低的差錯率再生，這樣就大大提高了傳輸的距離和可靠性。
砷化鎵數字
砷化鎵數字電路主要邏輯形式有: 緩衝FET 邏輯(BFL) 、肖特基二極體FET 邏輯( SDFL) 、直接耦合FET 邏輯(DCFL) 和源耦合FET 邏輯( SCFL) [ 3,4 ]。根據國內的材料與工藝條件，以及電路結構、速度、邏輯擺幅、功耗等多方面因素綜合考慮，通常採用SCFL 電路作為判決電路的基本單元電路。
判決電路
設計的Gaas 判決電路的電路圖如圖l 所示，電路由比較器電路和鎖存器電路兩部分組成，基本器件為l!m 耗盡型Gaas MESFET。由於需要較高的判決靈敏度，所以比較器採用共源共柵差分電路形式，這種電路形式具有較高的電路增益。VIN 為輸入信號，VREF 為參考電壓即電路的門限電壓，VDD 為電源，VCC 為共源共柵差分電路的偏置電壓。鎖存器採用"型D 觸發器（使用雙時鐘），它比使用單時鐘的I型觸發器的工作頻率要高一倍，VCLKl 和VCLK2 為時鐘輸入，控制鎖存器鎖存與否，VOl 和VO2 為整個電路的輸出。電路的每一級輸出均採用源跟隨器形式，起電平移位及增強驅動能力的作用。由於電路是差分工作形式，所以VCLKl、VCLK2 為互補時鐘信號。
