邏輯電路是一種離散信號的傳遞和處理，以二進制為原理、實現數位訊號邏輯運算和操作的電路。分組合邏輯電路和時序邏輯電路。前者由最基本的“與門”電路、“或門”電路和“非門”電路組成，其輸出值僅依賴於其輸入變數的當前值，與輸入變數的過去值無關—即不具記憶和存儲功能；後者也由上述基本邏輯門電路組成，但存在反饋迴路—它的輸出值不僅依賴於輸入變數的當前值，也依賴於輸入變數的過去值。由於只分高、低電平，抗干擾力強，精度和保密性佳。廣泛套用於計算機、數字控制、通信、自動化和儀表等方面。最基本的有與電路、或電路和非電路。
基本介紹
- 中文名：邏輯電路
- 外文名：Logic Gates
- 構成：由門電路構成
- 分類：邏輯電路和時序邏輯電路
- 原理：以二進制為原理
- 套用：計算機、數字控制、通信
基本釋義,基本的邏輯電路——門電路,分類,組合邏輯電路,時序邏輯電路,組合邏輯電路分析方法,
基本釋義
邏輯電路是指完成邏輯運算的電路。這種電路，一般有若干個輸入端和一個 或幾個輸出端，當輸入信號之間滿足某一特定邏輯關係時，電路就開通，有輸 出;否則，電路就關閉，無輸出。所以，這種電路又叫邏輯門電路，簡稱門電路。
主要包括內容有數字電子技術（幾種邏輯電路）、門電路基礎（半導體特性，分立元件、TTL積體電路CMOS集成門電路）、組合邏輯電路（加法器、編碼器、解碼器等集成邏輯功能）時序邏輯電路（計數器、暫存器）以及數模和模數轉換。
基本的邏輯電路——門電路
簡單的邏輯電路通常是由門電路構成，也可以用三極體來製作，例如，一個NPN三極體的集電極和另一個NPN三極體的發射極連線，這就可以看作是一個簡單的與門電路，即：當兩個三極體的基極都接高電平的時候，電路導通，而只要有一個不接高電平，電路就不導通。
常見的門電路如下所示：
非門：利用內部結構，使輸入的電平變成相反的電平，高電平（1）變低電平（0），低電平（0）變高電平（1）。
A | B |
0 | 1 |
1 | 0 |
與門：利用內部結構，使輸入兩個高電平（1），輸出高電平（1），不滿足有兩個高電平（1）則輸出低電平（0）。
A | B | C |
0 | 0 | 0 |
0 | 1 | 0 |
1 | 0 | 0 |
1 | 1 | 1 |
或門：利用內部結構，使輸入至少一個輸入高電平（1），輸出高電平（1），不滿足有兩個低電（0）輸出高電平（1）
A | B | C |
0 | 0 | 0 |
0 | 1 | 1 |
1 | 0 | 1 |
1 | 1 | 1 |
與非門：利用內部結構，使輸入至多一個輸入高電平（1），輸出高電平（1），不滿足有兩個高電平（1）輸出高電平（1）。
A | B | C |
0 | 0 | 1 |
0 | 1 | 1 |
1 | 0 | 1 |
1 | 1 | 0 |
或非門：利用內部結構，使輸入兩個輸入低電平（0），輸出高電平（1），不滿足有至少一個高電平（1）輸出高電平（1）。
A | B | C |
0 | 0 | 1 |
0 | 1 | 0 |
1 | 0 | 0 |
1 | 1 | 0 |
異或門：當輸入端同時處於低電平（0）或高電平（1）時，輸出端輸出低電平（0），當輸入端一個為高電平（1），另一個為低電平時（0），輸出端輸出高電平（1）。
A | B | C |
0 | 0 | 0 |
0 | 1 | 1 |
1 | 0 | 1 |
1 | 1 | 0 |
同或門：當輸入端同時輸入低電平（0）或高電平（1）時，輸出端輸出高電平（1），當輸入端一個為高電平（1），另一個為低電平時（0），輸出端輸出低電平（0）。
A | B | C |
0 | 0 | 1 |
0 | 1 | 0 |
1 | 0 | 0 |
1 | 1 | 1 |
分類
邏輯電路是執行基本邏輯操作的電路，它們在電子數字計算機中被大量運用。這些基本的邏輯操作是“與”、“或”、“非”以及由它們組成的複合動作。邏輯電路按其工作性質可分為組合電路和時序電路兩大類。
組合邏輯電路
任何時刻輸出信號的邏輯狀態僅取決於該時刻輸入信號的邏輯狀態，而與輸入信號和輸出信號過去狀態無關的邏輯電路。由於組合邏輯電路的輸出邏輯狀態與電路的歷史情況無關，所以它的電路中不包含記憶性電路或器件。門電路是組合邏輯電路的基本單元。當前組合邏輯電路都已製成標準化、系列化的中、大規模積體電路可供選用。
時序邏輯電路
任何時刻的輸出狀態不僅與該時刻的輸入有關，而且還與電路歷史狀態有關的一種數字邏輯電路。時序邏輯電路具有記憶輸入信息的功能，由於它的引入使得數字系統的套用大大增強。常用的有計數器、暫存器和脈衝順序分配器等。
組合邏輯電路分析方法
在asic設計和pld設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現。在asic設計和pld設計中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生的因果關係。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。
組合邏輯電路的分析分以下幾個步驟：
（1）有給定的邏輯電路圖，寫出輸出端的邏輯表達式；
（2）列出真值表；
（3）通過真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對其進行改進。
