EPLD: ( Erasable Programmable Logic Device) 可擦除可編輯邏輯器件是一種積體電路，包括一系列的編程邏輯器件，其無需進行再次連線。
基本介紹
- 中文名：可擦除可編輯邏輯器件
- 外文名：Erasable Programmable Logic Device
- 簡稱：EPLD
- 性質：積體電路
介紹,PLD器件的設計步驟,電路邏輯功能描述,計算機軟體的編程及模擬,通過編程器將JED檔案下載到PLD器件中,
介紹
PLD器件的設計步驟
電路邏輯功能描述
PLD器件的邏輯功能描述一般分為原理圖描述和硬體描述語言描述，原理圖描述是一種直觀簡便的方法，它可以將現有的小規模積體電路實現的功能直接用PLD器件來實現，而不必去將現有的電路用語言來描述。但電路圖描述方法無法做到簡練；硬體描述語言描述是可程式器件設計的另一種描述方法，語言描述可能精確和簡練地表示電路的邏輯功能，現在在PLD的設計過程中廣泛使用，並且有更加滸的趨勢，常用的硬體描述語言有ABEL、VHDL、Verilog語言等，其中ABEL是一種簡單的硬體描述語言，其支持布爾方程、真值表、狀態機等邏輯描述，適用於計數器、解碼器、運算電路、比較器等邏輯功能的描述；VHDL語言是一種用於電路設計的高級語言，它具有功能強大的語言結構，可以用簡潔明確的原始碼來描述複雜的邏輯控制。Verilog語言是一種行為描述語言，其編程結構類似於計算機中的C語言，在描述複雜邏輯設計時，非常簡潔，具有很強的邏輯描述和仿真能力，是未來硬體設計語言的主流。
計算機軟體的編程及模擬
不管是用硬體描述語言描述的邏輯還是用原理圖描述的邏輯，必須通過計算機軟體對其進行編譯，將其描述轉換為經過化簡的布爾代數表達式（即通常的最簡與或表達式），編譯軟體再根據器件的特點將表達式適配進具體的器件，最終形成PLD器件的熔斷絲檔案（通常叫做JEDEC檔案,簡稱為JED檔案）。
通常在將用戶設計的邏輯下載到具體器件中前，為了檢查設計的結果是否正確，通常可以通過計算機軟體進行模擬，檢查其設計結果是否與設計要求相符。
通過編程器將JED檔案下載到PLD器件中
在上步中形成的熔斷絲檔案必須下載到PLD器件中去才能實現設計的要求，熔斷絲檔案的下載一般須通過編程器進行下載。
