電子設計平台與共性技術研究室

研究室簡介

電子設計平台諒戲籃判與共性技術研究室開展有關晶片設計與驗證技術、封裝與IC協同設計技術，以及SIP、MPW、PCB板設計技術等產業前共性技術研究。研究室作為中國科學院EDA中心核心技術資源提供單位，開展中國科學院EDA中心技術服務業務所需的核心共性技術研究，以提升EDA中心的技術服務能力和水平。同時針對微電子行業的產業共性技術進行研究。研究室承擔科學院、“套驗炒863”、工朽熱旋信部、國家重大專項等多個項目。

學科方向

一、微納積體電路設計方法學

1、甚大規模積體電路可製造性設計技術（DFM）

針對納米級工藝在晶片設計中遇到的可製造性問題進行研究，通過在晶片設計階段對新型電路結構、器件模型、布局布線策略、可製造性設計規則的研究降低傳統DFM技術帶來的成本增長以及加工數據處理複雜度的增強。本研究與中芯國際合作，針對其65nm、45nm及以下工藝節點進行研究。

研究內容包括納米級晶片設計建庫技術；可製造性晶片設計規則技術；可製造性驅動布線技術；可製造性驅動電路仿真技術。

2、納米級積體電路設計自動化技術

研究內容為：45nmSoC的布線技術、45nmSoC的電晶體級電路仿真技術、混合信號積體電路設計自動化技術、射汗記己頻積體電路設計自動化技術、全晶片熱分析和最佳化技術、IC可靠性設計、分析和最佳化技術、EDA軟體工具中的並行計算技術。

承擔02專項子課題，與華虹NEC進行項目合作，進行矽鍺BICMOS工藝積體電路設計平台研究和IP開發，目前完成了核心算法的研究以及部分軟體原型開發。

二、高性能SoC設計技術

電子系統對性能和功耗的要求是沒有止境的。本研究結合實驗室科學院、“863”及企業合作等項目對高性能流水線技術和低功耗設計技術等SoC設計實現方法進行研究。

高性能流水線技術，是提高系統部件效率和提高系統性能最有效的辦法。本研究方向是從流水線的微體系結構入手，研究超高速流水線最佳化技術，包括流水線平衡技術、流水線overhead的最佳化技術、時鐘最佳化技術以及新型電路結構研究等。

低功耗設計技術，針對攜帶型電子產品對晶片低功耗不斷提高的要求，以及面對深亞微米工藝下晶片低功耗設計挑戰，展開從系統級到電路級各個層次的低功耗設計方法學研究，如低功耗SOC集酷墊灶雅成方案、RTL代碼級功耗最佳化、門控時鐘技術、電源關斷技術、動態變頻降壓技術等等。

三、複雜SoC驗證技術

針對目前日益複雜的SoC設計，晶片完全驗證變得極為困難，驗證方法逐漸受到重視。通過對有效驗證方法的研發，以提高驗證效率，保證項目進度。目前主要針對testbench的可重用性及testcase有效性開展研究。依託Synopsys公司的DesignWare VIP，搭建完全覆蓋晶片設計流程的、基於ARM+AMBA Bus的、可重用的SoC/IP驗證環境。該驗證環境採用SystemVerilog語言和VMM驗證方法學構建，可大幅度提高驗證效率。在TestCase中修改約束即可以控制AtomicGen Class產生大量符契約束的Case，通過Master Class驅動DUT和Scoreboard。Self-check Class通過比較DUT的輸出和Scoreboard中的數據來判斷DUT的功能是否正確。驗證環境中加入功能覆蓋率分析屬性，通過在仿真收集信息來產生覆蓋率的報告來達到驗證收市頁估斂的目的。

四、IP核方法學研究

1. 積體電路IP打包及評測技術

積體電路IP設計不能等同於晶片設計，在代碼編寫風格、注釋、結構設計等方面有要求，方便IP用戶對IP的協同驗證、協同設計以及評估。本研究通過研究分析VSIA國際IP標準，結合國內正在制定的IP行業標準，對IP核共性技術進行研究，研究內容包括：數字軟IP代碼編寫規範、探簽IP交付規範以及IP打包工具的開發；System verilog可復用軟IP代碼編寫規範；可配置設計參數提取和建模；TRE回歸測試建模技術等。

2. 高性能定製IP開發技術

五、SIP及封裝與晶片協同設計方法研究

隨著通訊和消費類電子的飛速發展，電子產品、特別是攜帶型產品不斷向小型化和多功能化發展，對積體電路提出了新的要求。從封裝角度出發，系統級封裝(SiP) 具有提供高密度封裝、多功能化設計、較短的市場進入時間以及更低的開發成本等優勢，得到了越來越多的關注。

對於高性能系統來說，封裝部分的寄生效應、互連衰減和噪聲對系統性能影響越來越大。通過阻抗控制、最佳化管腳分布和傳輸平衡，進行封裝和晶片的協同設計最佳化和仿真，已經成為提升系統潛能的有效手段。研究內容：高速、高性能封裝面臨的熱分析、電磁兼容、電感等效應的分析；封裝和設計的協同設計研究。

電子設計平台與共性技術研究室

基本介紹

研究室簡介

學科方向

相關詞條

熱門詞條