羅小蓉

羅小蓉，博士，電子科技大學教授。2001年獲四川大學碩士學位, 2007年獲電子科技大學博士學位。

基本介紹

• 中文名：羅小蓉
• 性別：女
• 學歷：劍橋大學博士後
• 成就：新型功率半導體器件與積體電路
• 職業：電子科技大學教授

人物簡介

羅小蓉，博士，教授，博士生導師。

教育經歷

2001年獲四川大學碩士學位, 2007年獲電子科技大學博士學位。

工作經歷

2001年7月-至今 電子科技大學工作；

2009-2010年到英國劍橋大學進行博士後研究。

2011年聘為博士生導師，2012年破格晉升教授。

主持或主研（或完成）國家自然科學基金重點和面上項目、973項目、國家科技重大專項、省部級項目等30餘項。發表論

文60餘篇，SCI收錄40餘篇，其中以第一（或唯一通訊）作者在微電子器件頂級期刊IEEE ED和IEEE TED 上發表論文20篇。作為第一發明人授權中國發明專利25項，授權美國發明專利3項，已公開中國發明專利近30項。

學術活動與兼職

擔任國際權威期刊IEEE EDL，IEEE TED, IEEE Power Electronics Lett.，IEEE Tran. Power Electronics, Solid-State

Electronics以及Microelectronics Journal等國際期刊的審稿人。

2010-2013年連續被IEEE Electron Device Society邀請參加IEEE EDL、IEEE TED期刊Reviewer Reception，

2012-2013連續2年被評為年度金牌審稿人（Golden Reviewers）。

國家自然科學基金通訊評審專家

國際會議IEEE ICSICT分會主席

擔任微電子與固體電子學院微電子科學與工程系副系主任，四川省電力電子學會學術委員會副主任。

榮譽和獎勵

（科技類）

2010年，國家科技進步二等獎；

2011年，教育部新世紀優秀人才支持計畫；

2014年，教育部自然科學獎二等獎；

2013年，四川省青年科技獎；

2013年，四川省學術技術帶頭人後備人選；

2011年，四川省優秀博士學位論文

2012年，電子科技大學“百人計畫”。

研究方向1：可集成功率半導體器件

研究內容

提出並研究新型SOI橫向功率MOSFET新結構及機理，設計其套用積體電路，將新型MOSFET用作其功率電晶體，並實現

高低壓集成。

代表性項目

1、國家自然科學基金：結型場板橫向功率器件機理與新結構研究，批准號：61376079，負責人；

2、國家自然科學基金：高壓、超低功耗的易集成SOI橫向功率MOSFET機理與新結構研究，批准號：61176069,負責

人；

3、國家自然科學基金：新型低k介質埋層SOI器件耐壓理論與新結構，批准號：60976060，負責人。

研究方向2：功率半導體器件

研究內容

研究高性能的功率器件新結構及其工作機理，並研製新型MOSFET樣品或者產品，實現提升耐壓、降低導通電阻及高可靠

性，包含Si基器件、SiC器件以及GaN器件。代表性項目

1、國家自然科學基金：空穴氣增強型高壓GaN HEMT機理與新結構研究，批准號：51677021；

2、國家重點研發計畫：高壓大功率SiC材料、器件及其在電力電子變壓器中的套用示範，批准號：2016YFB0400500，

負責人;

3、教育部新世紀優秀人才支持計畫：高k介質超結DMOS研究，批准號：NCET-11-0062，負責人；

4、國家科技重大專項：批准號：2014ZX02306001-002，主研

研究方向3：高低壓集成技術

研究內容

設計高壓積體電路，含體矽基、SOI基的高壓積體電路，並設計新型可集成高壓器件，符合要求的SOI材料的設計，考慮

高低壓工藝兼容技術。

代表性項目

1、裝備部項目：XXXXX集成關鍵技術，批准號：51308020304，負責人；

2、部級項目：批准號：JPPT-115-2-1059，負責人（結題）

成就

自參加工作以來，作為項目負責人或主研人員完成了國家自然科學基金項目、973項目、武器裝備部預研項目、預研基金項目、民口配套項目以及重點實驗室項目等十餘項。

目前作為項目負責人承擔2項國家自然科學基金、1項模擬積體電路國防重點實驗室項目和1項電子科技大學青年基金重點項目。

在業界著名國內外期刊IEEE Electron Device Letters, IEEE TRANSACTIONS ON ELECTRON EVICES，Solid-State Electronics和半導體學報以及國際會議上發表和錄用學術論文近30篇，其中14篇SCI檢索，所有文章均被EI檢索，申請中國專利9個，4個已授權。

因在半導體器件領域取得的較突出的研究成果，被邀為微電子器件領域國際最具影響力的期刊IEEE Electron Device Lett., IEEE Tran. Electron Devices 和Solid-State Electronics的審稿人，並藉此可了解國際微電子器件領域發展動態。

學術成果

代表性學術成果（部分）：

（一）學術論文

行業頂級期刊IEEE EDL和IEEE TED共14篇

[1]Xiaorong Luo, Y H Jiang, K Zhou, Bo Zhang et al. Ultra-low Specific On-Resistance Superjunction Vertical

DMOS with High-K Dielectric Pillar,IEEE Electron Device Lett., 33(7) ,1042-1044, 2012.

[2]Xiaorong Luo, J Fan, Bo Zhang Florin Udrea, Ultra-low Specific On-Resistance High Voltage SOI Lateral

MOSFET,IEEE Electron Device Lett., 32(2), 185-187, 2011.

[3]Xiaorong Luo, Yuangang Wang, Guoliang Yao, et al, High Voltage Partial SOI LDMOS with a Variable Low-k Dielectric Buried Layer and a Buried P-layer,IEEE Electron Device Lett., 31(6), 594-596, 2010.

[4]Xiaorong Luo, Tianfei Lei, Bo Zhang, et al. A high-voltage LDMOS compatible with high voltage integrated

circuits on p-type SOI layer,IEEE Electron Device Lett., 30 (10), 1093-1095, 2009.

[5]Xiaorong Luo, Zhaoji Li, Bo Zhang, et al. Realization of High Voltage ( >700V) in New SOI Devices with a

Compound Buried-Layer,IEEE Electron Device Lett., 29(12), pp.1395-1397, 2008.

[6]Xiaorong Luo, Bo Zhang, Zhaoji Li, et al. A Novel 700-V SOI LDMOS with Double-Sided Trench,IEEE

ElectronDevice Lett., 28(5): 422-424, 2007.

[7]Xiaorong LuoJie Wei，Xianlong Shi，Kun Zhou，Ruichao Tian，Zhaoji Li，Bo Zhang ，Novel Reduced
ON-Resistance LDMOS With an Enhanced Breakdown Voltage,IEEE Trans. on Electron Devices, 2014,

61(12)：4304-4308.

[8]Xiaorong Luo, J Y Cai, Y Fan,et al. Novel Low-Resistance Current path UMOS with High-K Dielectric Pillars,

IEEE Trans. Electron Devices, 60(9), 2840-2846, 2013.

[9] Xiaorong Luo, T F Lei, Y. G. Wang. Low On-Resistance SOI Dual Trench- Gates MOSFET,IEEE Trans. on

ElectronDevices, 59(2), 504-509, 2012.

[10]Xiaorong Luo, H Deng, Y G Wang, Novel Low-k Dielectric Buried Layer High Voltage LDMOS on Partial

SOI,IEEE Tran. Electron Devices, 57(2), pp.535-538, 2010.

[11]Xiaorong Luo, Bo Zhang, Tianfei Lei, Florin Udrea, et al, Numerical and Experimental Investigation on a

Novel High Voltage SOI LDMOS in the self- isolation HVIC,IEEE Tran. Electron Devices, 57(11), pp. 3033-

3043, 2010.

[12]Xiaorong Luo, Daping Fu, Lei Lei et al. Eliminating Back-Gate Bias Effects in a Novel SOI High-Voltage

Device Structure,IEEE Tran. Electron Devices, 56(8), pp.1659-1666, 2009.

[13]Xiaorong Luo, Bo Zhang, Zhaoji Li. New high voltage (>1200V) MOSFET with the chargeTrenches on

Partial SOI,IEEE Tran. Electron Devices,2008, 55(7), 1756-1761.

[14]Xiaorong Luo,Qiao Tan，Jie Wei，Kun Zhou，Gaoqiang Deng，Zhaoji,Ultralow On-Resistance High

Voltage p-channel LDMOS with anAccumulation-Effect Extended Gate,IEEE Transactions on Electron

Devices,63(6), p.2614,2016.

[15]Xiaorong Luo*, Da Ma,Jie Wei , et al.A split gate power FINFET withimproved on-resistance

andswitching performance,IEEE Electron Device Lett., 37(9), p.1185,2016.

[16]Xiaorong Luo*, Mengshan Lv, et al.Ultralow On-Resistance SOI LDMOSwith Three Separated Gates and

High-K Dielectric,IEEE Transactions onElectron Devices,66(9),p.3804,2016.

[17] Kun Zhou,Xiaorong Luo*, Qing Xu, et al. A RESURF-Enhanced P-Channel SOI LDMOS with Ultralow

Specific On-Resistance，IEEE Tran. Electron Devices, 61(7)，2466 - 2472, 2014.

[18]Jie Wei ,Xiaorong Luo*,Yanhui Zhang，Pengcheng Li，Kun Zhou，BoZhang，Zhaoji Li,High Voltage

Thin SOI LDMOS with Ultralow On-resistance andEvenTemperature Characteristic，IEEE Transactions on

Electron Devices,63(4),p.1637,2016.

[19] Kun Zhou,Xiaorong Luo*, Qing Xu, et al.Analytical Model and New Structureof the Variable-k Dielectric

Trench LDMOS with Improved,IEEE Transactions on ElectronDevices,62(10), p.3334, 2015.

[20] Kun Zhou,Xiaorong Luo*, Linhua Huang, et al.,An Ultralow Loss Superjunction Reverse Blocking Insulated-

Gate Bipolar Transistor with Shorted-Collector Trenchaccepted, 2016

[21]Luo Xiao-Rong, Wang Yuan-Gang, Deng Hao, and Florin Udrea, A Novel Partial Silicon-On-Insulator High

Voltage LDMOS with Low-k Dielectric Buried Layer, Chinese Physics B, 19(7), 077306-1-6, 2010.

[22]Luo Xiao-Rong, Yao Guo-liang, Wang Yuan-Gang, et al.Ultra-low On-Resistance High Voltage (>600) SOI MOSFET with a Reduced Cell Pitch, Chinese Physics B, 20(2): 028501, 2011.

[23] Shi Xian-Long，Luo Xiao-Rong*（通信作者），Wei Jie，Tan Qiao ，A novel LDMOS with a junction field

plate andapartial N-buried layer ，Chinese.Physics.B，2014，23（12）.被精選為該期的 “Highlights”,並

在英國物理學會出版社（IOPP）網站的 "Featured Articles ”專欄。

[24]Li Peng-Cheng,Luo Xiao-Rong*（通信作者）, Luo Yin-Chun, Zhou Kun,An ultra-low specific on-resistance

trench LDMOS with a U-shaped gate and accumulation layer,Chinese.Physics.B,24(4): 047304, 2015

[25]Luo Yin-Chun，Luo Xiao-Rong*（通信作者）,Hu Gang-Yi，Fan Yuan-Hang ，A low specific on-resistance

SOI LDMOS with anovel junction field plate ，Chinese.Physics.B，23（7）, 2014

[26]Wang pei, Luo Xiao-Rong*（通信作者）, Ultra-low specific on-resistance vertical double-diffused metal

oxide semiconductor with a high-k dielectric-filled extended trench, Chin. Phys. B, 22( 2), 027305, 2013.

[27] Zhou Kun, Luo Xiao-Rong*（通信作者）, Fan Yuan-Hang et al, Low on-resistance buried current path SOI

P-channel LDMOS compatible with N-channel LDMOS， Chin. Phys. B, 067306, 2013.

[28] Fan Yuan-Hang,Luo Xiao-Rong*（通信作者）,Wang Pei, Zhou Kun et al,A High Figure-of-Merit SOI

MOSFET with a Double-Sided Charge Oxide-Trench, Chin. Phys. Lett, 30(8), 088503, 2013.

[29] 王驍瑋，羅小蓉*（通信作者），尹超 等，高k介質電導增強SOI LDMOS機理與最佳化設計，物理學報，v62,

n23,2013

[27] Shi Xian-Long, Luo Xiao-Rong*（通信作者）, Wei Jie,et al. ,A novel LDMOS with a junction field plate and a

partial N-buried layer, Chin. Phys. B Vol. 23, No. 12 (2014) 127303.

該論文在編輯部網站 “Highlights”專欄並將在CPB國外合作發行商英國物理學會出版

社IOPP）網站的 "Featured Articles ”專欄發表.

[28] Luo Yin-Chun, Luo Xiao-Rong*（通信作者）, Hu Gang-Yi, et al. A low specific on-resistance SOI LDMOS

with a novel junction field plate,Chin. Phys. B Vol. 23, No. 7 (2014) 077306.

[29] Li Peng-Cheng, Luo Xiao-Rong*（通信作者）, Luo Yin-Chun, et al. An ultra-low specific on-resistance trench

LDMOS with a U-shaped gate and accumulation layer,Chin. Phys. B Vol. 24, No. 4 (2015) 047304.

[30] WANG Zhuo, LI Peng-Cheng, ZHANG Bo, FAN Yuan-Hang, XU Qing, LUO Xiao-Rong*（通信作者）,

Ultralow Specific on-Resistance Trench MOSFET with a U-Shaped Extended Gate, CHIN. PHYS. LETT. Vol.

32, No. 6 (2015) 068501.

[31] Wang Yuan-Gang, Luo Xiao-Rong*（通信作者）, Ge Rui, Wu Li-Juan, Chen Xi, Compound buried layer

SOI high voltage device with step buried oxide, Chin. Phys. B, 077304, 2011..

4篇 功率半導體領域頂級國際會議IEEE ISPSD 及邀請報告：

[32] Jie Wei,Xiaorong Luo*（通信作者）, Yanhui Zhang, et al. Accumulation-Mode High Voltage SOI LDMOS

with Ultralow Specific On-resistance, IEEE ISPSD, Hongkong, China, 9-14, May, 2015.

[33]Xiaorong Luo, Y G Wang, M Qiao, Bo Zhang, Zhaoji Li, et al. Novel High Voltage LDMOS on Partial SOI

with double-sided Charge Trenches, IEEE ISPSD, San Diego, California, USA , 23-26 May, 2011.

[34]Xiaorong Luo, Tianfei Lei, Wang Yuangang, et al. A Novel High Voltage (>700V) SOI LDMOS with Buried

N-layer in a Self-isolation High Voltage Integrated Circuit, IEEE ISPSD, Hiroshima, Japan, June 6, 2010.

[35]Kun Zhou,Xiaorong Luo*（通信作者）,Qing Xu, et al. Ultralow Specific On-Resistance High Voltage

LDMOS

with a Varible-K Dielectric Trench, IEEE ISPSD,USA, Jun. 2014.

[36] Jie Wei,Xiaorong Luo*（通信作者）, Xianlong Shi, et al. An ImprovedOn-resistance High Voltage LDMOS

with Junction Field Plate, IEEE ISPSD,USA, Jun. 2014.

[37]Xiaorong Luo*，Kun Zhou，Zhaoji Li，Bo Zhang ，Ultralow specific on-resistance trench lateral power

MOSFETS ，2014 IEEE International Conference on Solid-State and Integrated Circuit

Technology，1784-1787，2014.10.28-2014.10.31。邀請報告。