時鐘偏移（英語：clock skew）或稱時鐘偏斜，是指時鐘信號到達數字電路各個部分所用時間的差異。對於大多數數字積體電路系統，例如計算機系統，各種信號都是根據系統時間脈衝信號的時鐘頻率進行同步的，這樣這些信號就能在相同的步調上工作。最理想的情況是，輸入信號在下一個時鐘的有效電平或者信號邊緣帶來之前，切換並在其正確的邏輯電平上保持穩定，從而使整個電路系統的行為合乎預設。在一個完整的電路系統中，不同電子器件的速度可能有著大小不一的差距，因此系統存在一個最大的運行頻率。實際上，信號可能無法準確地在理想的信號邊緣到來之前的瞬間保持在其正確的信號值上，它保持穩定所需的時間於理想情況有一定的偏移，這種偏移就是時鐘偏移。除了上面這種情況，還有其他多種原因可以導致時鐘偏移的現象。
基本介紹
- 中文名：時鐘偏移
- 外文名：clock skew
- 領域：硬體
基本概念,時序違背,保持時間違背,建立時間違背,時鐘樹綜合,
基本概念
同步時序電路的基本模型是由暫存器（實現時序功能）和暫存器之間的組合邏輯電路（實現組合邏輯功能）構成的。數據信號被鎖存在暫存器中，並可以“穿過”組合邏輯電路到達下一個暫存器，然後在時鐘的有效邊緣到來時，下一級暫存器對數據信號進行鎖存。理想的電路系統需要時鐘信號在各個暫存器上的步調儘可能地一致，這樣才能使各個暫存器的行為“同步”。然而，在實際的同步電路設計過程中，常常遇到時鐘信號在不同時間到達電路各個部分的現象，這就是時鐘偏移。
在同步電路里，時鐘偏移{\displaystyle T_{Skew}}是指時鐘信號到達兩個相互連線的硬體暫存器單元的差異。時鐘偏移的數值可以是正的，也可以是負的。如果時鐘信號在積體電路中完全是同步的，那么這個積體電路中各個部分觀察到的時鐘偏移為零。
產生時鐘偏移現象的原因有幾種，例如互連線的長度、溫度的偏差、位於傳輸路徑中間的器件、電容耦合、器件材料不完善以及使用時鐘信號的器件的輸入端電容不同。隨著電路的時鐘頻率增加，時序性質會變得更加關鍵，稍微的偏移甚至會使電路偏離正常工作的狀態。
時鐘偏移主要分為兩類：正偏移和負偏移。當信號傳輸的目標暫存器在接收暫存器之前捕獲正確的時鐘信號，電路發生正偏移；反之，當信號傳輸的目標暫存器在接收暫存器之後捕獲正確的時鐘信號，電路發生負偏移。
時序違背
時鐘偏移可能會造成兩種時序違背：保持時間違背、建立時間違背。
保持時間違背
發生在時鐘信號的到來比數據信號從信號源到達目標暫存器（或目標觸發器）並在其中保持一段時間更晚。反過來講，即數據信號在連線到目標暫存器上，未能在有效邊緣到來之後保持足夠長的時間，從而造成數據不能正確地被鎖存在目標暫存器中。
建立時間違背
假設目標暫存器捕獲有效時鐘信號邊緣的時間比數據信號的到達更早，那么連線在目標暫存器上的數據信號必須在時鐘信號下一次有效邊緣到來之前儘快保持穩定。如果數據信號未能滿足這一要求，那么就會發生建立時間違背。如果時鐘信號有效邊緣到來之時，數據信號仍未穩定連線到目標暫存器，就意味著要等待再下一次時鐘信號有效邊緣到來的時候才能做嘗試。數據信號需要的建立時間長度是系統時鐘信號頻率的要求。
單純提高時鐘頻率不能解決保持時間違背，因此在某種程度上，保持時間違背問題更加嚴重。設計人員需要考慮正的時鐘偏移和負的時鐘偏移，使得建立時間約束和保持時間約束都不被違背。
