《基於EDA技術的單周期CPU設計與實現》是2012年6月清華大學出版社出版的圖書，作者是蔣麗華。
基本介紹
- 書名：基於EDA技術的單周期CPU設計與實現
- 作者：蔣麗華
- ISBN：9787302291299
- 頁數：170
- 定價：24.00元
- 出版社：清華大學出版社
- 出版時間：2012-6
- 副標題：計算機組成原理實踐
內容簡介,圖書目錄,
內容簡介
《高等學校計算機類規劃教材:基於EDA技術的單周期CPU設計與實現:計算機組成原理實踐》借鑑國內外最新的計算機組成實踐的教學方法，結合作者多年指導計算機組成原理實驗課的教學經驗，並引用目前市面上主流的MIPS指令集，翔實、具體地講解了計算機各個組成部件的設計原理和典型指令的執行過程。
全書首先介紹了EDA技術、QuartusⅡ軟體以及VHDL的使用方法；然後講解了MIPS體系結構中比較典型的指令，並使用QuartusⅡ軟體，通過原理圖以及VHDL語言，設計出計算機組成的各個部件；最終形成了一個能執行MIPS指令集指令程式的計算機主杌系統。書中的所有部件及CPU邏輯電路都能進行正確的功能仿真模擬及FPGA下載驗證。
圖書目錄
第1章 緒論
1.1 實踐內容
1.1.1 計算機組成原理實驗
1.1.2 計算機主機系統設計
1.2 實踐環境
第2章 EDA設計工具
2.1 建立工程項目
2.1.1 啟動Quartus II
2.1.2 使用Quartus II
2.1.3 Quartus II檔案後綴及其含義
2.1.4 原理圖設計
2.2 VHDL簡介
2.2.1 VHDL程式的基本結構
2.2.2 VHDL客體及詞法單元
2.2.3 VHDL的基本描述語句
2.2.4 屬性的描述與定義
2.2.5 VHDL設計
2.3 原理圖轉換
2.3.1 原理圖轉換為VHDL檔案
2.3.2 VHDL檔案轉換為原理圖
2.4 編譯與器件封裝
2.4.1 局部工程編譯
2.4.2 封裝成器件放入用戶庫
2.5 電路仿真
2.5.1 建立仿真檔案
2.5.2 仿真設定工具
2.5.3 功能仿真
2.5.4 時序仿真
2.6 工程下載驗證
2.6.1 引腳鎖定設定
2.6.2 配置檔案下載
第3章 MIPS指令和CPU設計思路
3.1 MIPS暫存器堆
3.2 指令格式和主機系統指令
3.2.1 指令格式
3.2.2 主機系統指令
3.3 CPU設計思路
3.3.1 單周期CPU邏輯設計
3.3.2 R類型指令
3.3.3 I類型指令
3.3.4 J類型指令
第4章 多路選擇器
4.1 1位2選1多路選擇器
4.1.1 1位2選1多路選擇器原理圖設計
4.1.2 1位2選1多路選擇器的VHDL設計
4.1.3 1位2選1多路選擇器的仿真驗證
4.2 5位2選1多路選擇器
4.2.1 5位2選1多路選擇器的原理圖設計
4.2.2 5位2選1多路選擇器的VHDL設計
4.2.3 5位2選1多路選擇器的仿真驗證
4.3 8位2選1多路選擇器
4.3.1 8位2選1多路選擇器的原理圖設計
4.3.2 8位2選1多路選擇器的VHDL設計
4.3.3 8位2選1多路選擇器的仿真驗證
4.4 32位2選1多路選擇器
4.4.1 32位2選1多路選擇器的原理圖設計
4.4.2 32位2選1多路選擇器的VHDL設計
4.4.3 32位2選1多路選擇器的仿真驗證
4.5 32位4選1多路選擇器
4.5.1 32位4選1多路選擇器的原理圖設計
4.5.2 32位4選1多路選擇器的VHDL設計
4.5.3 32位4選1多路選擇器的仿真驗證
4.6 32位32選1多路選擇器
4.6.1 32位32選1多路選擇器的原理圖設計
4.6.2 32位32選1多路選擇器的VHDL設計
4.7 1pm_mux宏模組的設定
第5章 加減器
5.1 1位加法器
5.1.1 1位加法器的原理圖設計
5.1.2 1位加法器的VHDL設計
5.1.3 1位加法器的仿真驗證
5.2 1位加減器
5.2.1 1位加減器的原理圖設計
5.2.2 1位加減器的VHDL設計
5.2.3 1位加減器的仿真驗證
5.3 8位加法器
5.3.1 8位加法器的原理圖設計
5.3.2 8位加法器的VHDL設計
5.3.3 8位加法器的仿真驗證
5.4 32位加減器
5.4.1 32位加減器的原理圖設計
5.4.2 32位加減器的VHDL設計
5.4.3 32位加減器的仿真驗證
第6章 移位運算器
6.1 移位運算器的原理圖設計
6.2 移位運算器的VHDL設計
6.3 移位運算器的仿真驗證
第7章 算術邏輯運算器
7.1 0運算元檢測模組
7.2 算術邏輯運算器的原理圖設計
7.3 算術邏輯運算器的VHDL設計
7.4 算術邏輯運算器的仿真驗證
第8章 暫存器堆
8.1 暫存器號解碼
8.1.1 暫存器號解碼的原理圖設計
8.1.2 暫存器號解碼的VHDL設計
8.1.3 暫存器號解碼的仿真驗證
8.2 8位觸發器
8.2.1 8位觸發器的原理圖設計
8.2.2 8位觸發器的VHDL設計
8.2.3 8位觸發器的仿真驗證
8.3 32位觸發器
8.3.1 32位觸發器的原理圖設計
8.3.2 32位觸發器的VHDL設計
8.3.3 32位觸發器的仿真驗證
8.4 32位暫存器
8.4.1 32位暫存器的原理圖設計
8.4.2 32位暫存器的VHDL設計
8.5 32位暫存器堆
8.5.1 32位暫存器堆的原理圖設計
8.5.2 32位暫存器堆的VHDL設計
8.5.3 32位暫存器堆的仿真驗證
第9章 計算機主機系統設計
9.1 跳轉指令暫存器指定元件
9.1.1 跳轉指令暫存器指定元件的原理圖設計
9.1.2 跳轉指令暫存器指定元件的VHDL設計
9.1.3 跳轉指令暫存器指定元件的仿真驗證
9.2 指令解碼器
9.2.1 指令解碼器的原理圖設計
9.2.2 指令解碼器的VHDL設計
9.2.3 指令解碼器的仿真驗證
9.3 控制部件設計
9.3.1 控制部件的原理圖設計
9.3.2 控制部件的VHDL設計
9.3.3 控制部件的仿真驗證
9.4 指令存儲器
9.4.1 指令存儲器的原理圖設計
9.4.2 指令存儲器的仿真驗證
9.5 數據存儲器
9.5.1 數據存儲器的原理圖設計
9.5.2 數據存儲器的仿真驗證
9.6 單周期中央處理器CPU設計
9.6.1 單周期中央處理器的原理圖設計
9.6.2 單周期中央處理器的VHDL設計
9.7 計算機主機系統設計
9.7.1 計算機主機系統的原理圖設計
9.7.2 計算機主機系統的VHDL設計
9.8 調試程式編制及主機系統的調試
9.8.1 加法調試程式
9.8.2 加法程式調試仿真
9.8.3 乘法調試程式
9.8.4 乘法程式調試仿真
附錄A DE2-70簡介及調試注意事項
A.1 DE2-70硬體實驗平台簡介
A.2 DE2-70引腳分配的一般性指導
A.3 實驗板基本輸入/輸出引腳信號
附錄B 設計調試過程中的注意事項
參考文獻
1.1 實踐內容
1.1.1 計算機組成原理實驗
1.1.2 計算機主機系統設計
1.2 實踐環境
第2章 EDA設計工具
2.1 建立工程項目
2.1.1 啟動Quartus II
2.1.2 使用Quartus II
2.1.3 Quartus II檔案後綴及其含義
2.1.4 原理圖設計
2.2 VHDL簡介
2.2.1 VHDL程式的基本結構
2.2.2 VHDL客體及詞法單元
2.2.3 VHDL的基本描述語句
2.2.4 屬性的描述與定義
2.2.5 VHDL設計
2.3 原理圖轉換
2.3.1 原理圖轉換為VHDL檔案
2.3.2 VHDL檔案轉換為原理圖
2.4 編譯與器件封裝
2.4.1 局部工程編譯
2.4.2 封裝成器件放入用戶庫
2.5 電路仿真
2.5.1 建立仿真檔案
2.5.2 仿真設定工具
2.5.3 功能仿真
2.5.4 時序仿真
2.6 工程下載驗證
2.6.1 引腳鎖定設定
2.6.2 配置檔案下載
第3章 MIPS指令和CPU設計思路
3.1 MIPS暫存器堆
3.2 指令格式和主機系統指令
3.2.1 指令格式
3.2.2 主機系統指令
3.3 CPU設計思路
3.3.1 單周期CPU邏輯設計
3.3.2 R類型指令
3.3.3 I類型指令
3.3.4 J類型指令
第4章 多路選擇器
4.1 1位2選1多路選擇器
4.1.1 1位2選1多路選擇器原理圖設計
4.1.2 1位2選1多路選擇器的VHDL設計
4.1.3 1位2選1多路選擇器的仿真驗證
4.2 5位2選1多路選擇器
4.2.1 5位2選1多路選擇器的原理圖設計
4.2.2 5位2選1多路選擇器的VHDL設計
4.2.3 5位2選1多路選擇器的仿真驗證
4.3 8位2選1多路選擇器
4.3.1 8位2選1多路選擇器的原理圖設計
4.3.2 8位2選1多路選擇器的VHDL設計
4.3.3 8位2選1多路選擇器的仿真驗證
4.4 32位2選1多路選擇器
4.4.1 32位2選1多路選擇器的原理圖設計
4.4.2 32位2選1多路選擇器的VHDL設計
4.4.3 32位2選1多路選擇器的仿真驗證
4.5 32位4選1多路選擇器
4.5.1 32位4選1多路選擇器的原理圖設計
4.5.2 32位4選1多路選擇器的VHDL設計
4.5.3 32位4選1多路選擇器的仿真驗證
4.6 32位32選1多路選擇器
4.6.1 32位32選1多路選擇器的原理圖設計
4.6.2 32位32選1多路選擇器的VHDL設計
4.7 1pm_mux宏模組的設定
第5章 加減器
5.1 1位加法器
5.1.1 1位加法器的原理圖設計
5.1.2 1位加法器的VHDL設計
5.1.3 1位加法器的仿真驗證
5.2 1位加減器
5.2.1 1位加減器的原理圖設計
5.2.2 1位加減器的VHDL設計
5.2.3 1位加減器的仿真驗證
5.3 8位加法器
5.3.1 8位加法器的原理圖設計
5.3.2 8位加法器的VHDL設計
5.3.3 8位加法器的仿真驗證
5.4 32位加減器
5.4.1 32位加減器的原理圖設計
5.4.2 32位加減器的VHDL設計
5.4.3 32位加減器的仿真驗證
第6章 移位運算器
6.1 移位運算器的原理圖設計
6.2 移位運算器的VHDL設計
6.3 移位運算器的仿真驗證
第7章 算術邏輯運算器
7.1 0運算元檢測模組
7.2 算術邏輯運算器的原理圖設計
7.3 算術邏輯運算器的VHDL設計
7.4 算術邏輯運算器的仿真驗證
第8章 暫存器堆
8.1 暫存器號解碼
8.1.1 暫存器號解碼的原理圖設計
8.1.2 暫存器號解碼的VHDL設計
8.1.3 暫存器號解碼的仿真驗證
8.2 8位觸發器
8.2.1 8位觸發器的原理圖設計
8.2.2 8位觸發器的VHDL設計
8.2.3 8位觸發器的仿真驗證
8.3 32位觸發器
8.3.1 32位觸發器的原理圖設計
8.3.2 32位觸發器的VHDL設計
8.3.3 32位觸發器的仿真驗證
8.4 32位暫存器
8.4.1 32位暫存器的原理圖設計
8.4.2 32位暫存器的VHDL設計
8.5 32位暫存器堆
8.5.1 32位暫存器堆的原理圖設計
8.5.2 32位暫存器堆的VHDL設計
8.5.3 32位暫存器堆的仿真驗證
第9章 計算機主機系統設計
9.1 跳轉指令暫存器指定元件
9.1.1 跳轉指令暫存器指定元件的原理圖設計
9.1.2 跳轉指令暫存器指定元件的VHDL設計
9.1.3 跳轉指令暫存器指定元件的仿真驗證
9.2 指令解碼器
9.2.1 指令解碼器的原理圖設計
9.2.2 指令解碼器的VHDL設計
9.2.3 指令解碼器的仿真驗證
9.3 控制部件設計
9.3.1 控制部件的原理圖設計
9.3.2 控制部件的VHDL設計
9.3.3 控制部件的仿真驗證
9.4 指令存儲器
9.4.1 指令存儲器的原理圖設計
9.4.2 指令存儲器的仿真驗證
9.5 數據存儲器
9.5.1 數據存儲器的原理圖設計
9.5.2 數據存儲器的仿真驗證
9.6 單周期中央處理器CPU設計
9.6.1 單周期中央處理器的原理圖設計
9.6.2 單周期中央處理器的VHDL設計
9.7 計算機主機系統設計
9.7.1 計算機主機系統的原理圖設計
9.7.2 計算機主機系統的VHDL設計
9.8 調試程式編制及主機系統的調試
9.8.1 加法調試程式
9.8.2 加法程式調試仿真
9.8.3 乘法調試程式
9.8.4 乘法程式調試仿真
附錄A DE2-70簡介及調試注意事項
A.1 DE2-70硬體實驗平台簡介
A.2 DE2-70引腳分配的一般性指導
A.3 實驗板基本輸入/輸出引腳信號
附錄B 設計調試過程中的注意事項
參考文獻
