UDA 1.0

UDA 1.0是合見工軟於2025年2月推出的第一代數字設計AI智慧型平台，該平台由合見工軟自主研發，主要面向RTL Verilog設計，具備多項AI輔助功能。

該平台已在部分國內IC企業和學術研究機構中部署使用。清華大學積體電路學院在2025年的《數字集成系統設計》課程中，採用了UDA 1.0平台作為教學工具。

基本介紹

• 外文名：UDA 1.0
• 產品類型：數字設計AI智慧型平台
• 上市時間：2025年2月

發展歷程

2025年2月，合見工軟發布了UDA 1.0。這是一款用於RTL Verilog設計的AI工具，提供AI輔助功能。

核心技術

UDA 1.0是一款自主研發、專為RTL Verilog設計打造的AI智慧型平台，該平台的核心是人工智慧技術。

該平台利用AI技術，能夠輔助實現從自然語言需求到高質量RTL代碼的轉化過程。

運營模式

UDA 1.0平台已在國內頭部IC企業和學術研究機構部署落地。清華大學積體電路學院在2025年的《數字集成系統設計》課程中引入了UDA 1.0平台，將其作為AI賦能晶片設計的教學工具。

核心團隊

清華大學積體電路學院在2025年的《數字集成系統設計》課程中引入了合見工軟的UDA 1.0平台，將其作為AI賦能晶片設計的教學工具。清華大學積體電路學院積體電路設計研究所所長張春介紹了這一情況，學生通過平台親身實踐從自然語言需求到高質量RTL代碼的實現過程。

重要事件

2025年2月，合見工軟推出了一款自主研發、專為RTL Verilog設計打造的AI智慧型平台UDA 1.0。該產品提供AI輔助功能，並在部分國內IC企業和學術研究機構中部署使用。

2025年，清華大學積體電路學院在《數字集成系統設計》課程中引入了UDA 1.0平台，用於AI賦能晶片設計的教學。