PCIe4.0 PHY IP是奎芯科技的接口IP。該IP內含一款高速收發器，專為數據中心、車用電子、企業級運算等高頻寬套用設計。其具備低功耗與較小的矽面積，其PHY架構可因應製程、電壓與溫度變異。該IP支持PCIe 4.0傳輸速率達16Gbps，並向下兼容PCIe 3.1、2.1、1.1等標準，整合了內建自測、嵌入式位錯誤率測試器等功能。該IP於2022年2月在台積電12nm工藝上完成流片。之後完成回片並通過測試，該IP已進入可提供狀態。
基本介紹
- 外文名：PCIe4.0 PHY IP
- 所屬品牌：奎芯科技
技術規格,產品特點,研發與上市,套用領域,
技術規格
奎芯科技PCIe 4.0 PHY IP支持PCIe 4.0傳輸速率達16Gbps，並向下兼容PCIe 3.1、PCIe 2.1及PCIe 1.1等既有標準。該IP符合PCIe 4.0, 3.1, 2.1, 1.1及PIPE 4.4.1規範，並支持PIPE 4.4.1規範定義的所有省電模式（P0, P0s, P1, P2）。同時支持L1 PM/CPM子狀態與CLKREQ#，以及獨立的參考時鐘擴頻（SRIS）架構。在鏈路均衡訓練方面，支持FOM和DIR兩種模式，並支持4通道 x 1或2通道 x 2的分叉配置。
該IP具備內建自測（BIST）、嵌入式誤碼率（BER）測試器和內部眼圖監測器，用於信號完整性測試與監控。提供可訪問的暫存器以控制TX PLL頻寬、TX去加重電平、CDR頻寬和均衡器強度。其具備低功耗與較小的矽面積，PHY架構可應對製程、電壓與溫度（PVT）變異。
產品特點
該IP內含一款支持PCIe 4.0傳輸速率達16Gbps的收發器，並向下兼容PCIe 3.1(8.0Gbps)、PCIe 2.1(5.0Gbps)及PCIe 1.1(2.5Gbps)等既有標準。
該IP具有較低的功耗與較小的矽片面積，其PHY架構設計可應對製程、電壓與溫度(PVT)變化帶來的挑戰。其多抽頭髮送器架構整合了內建自測(BIST)機制、嵌入式位錯誤率(BER)測試器，以及內部眼圖監測器，可用於信號完整性的驗證與監控。
該IP支持所有PIPE 4.4.1定義的省電模式(P0, P0s, P1, P2)，支持L1 PM/CPM substates with CLKREQ#，並支持SRIS（獨立擴頻時鐘）架構。其支持通過暫存器控制TX PLL頻寬、TX去加重電平、CDR頻寬與均衡強度，支持FOM和DIR兩種Link-EQ訓練模式，支持用於量產測試的BIST/DFT功能，並支持分叉配置（4-lane x 1 或 2-lane x 2）。
研發與上市
奎芯科技的PCIe 4.0 PHY IP於2022年2月在台積電12nm工藝上完成流片，隨後完成回片與測試，並與USB 3.2等IP一同已可提供客戶使用。此外，公司於2022年10月完成了ONFI 5.0 PHY IP的流片，並於2023年3月完成回片及通路測試。
