40nm工藝

40nm工藝是半導體製造技術中的一個成熟製程節點。該工藝由台積電於2008年率先推出，包括針對高性能套用的40nm通用型工藝和針對低功耗套用的40nm低功耗工藝等版本，旨在平衡晶片性能、功耗與成本。初期該工藝曾面臨良率挑戰，後逐步成熟。多家廠商相繼在此節點推出產品，如AMD的Radeon HD 4770顯示卡、首款40納米級北斗導航晶片以及各類MCU、存儲晶片等。目前，40nm工藝在顯示驅動、車規級晶片等領域仍有套用，其相關掩膜版等配套產業鏈也在持續發展。

基本介紹

• 中文名：40nm工藝
• 上市時間：2008年

發展歷史

全球能源問題的集中爆發讓半導體產品的發展需要綜合考慮性能、功耗與成本的平衡點。2008年，代工巨頭台積電率先開始提供40nm工藝，包括40nm通用型工藝和40nm低耗電工藝，並提供了完整的設計生態環境。

發展初期，台積電在2009年面臨良率波動問題，良率一度降至40%，但公司承諾並在當季度解決。2014年，中國首顆40納米SoC工藝北斗多模射頻基帶一體化晶片問世，由北伽導航公司研發，計畫次年量產。

工藝優勢

全球能源問題的集中爆發，讓半導體產品的發展不再僅僅追求性能的提升，而是要綜合考慮性能、功耗與成本的平衡點，製程工藝的進步才是提升性能和降低功耗最根本的辦法。40nm工藝作為成熟製程節點，其核心優勢在於實現了性能、功耗與成本的綜合平衡。

40nm工藝提供了更高的集成度，晶片門密度是65nm工藝的2.35倍。例如RV740電晶體數目8.26億、核心表面積137平方毫米，單位體積的電晶體數大大提升。更高的集成度使得半導體生產商可以在更小的物理空間中集成更多的功能。

該工藝在功耗方面具有優勢，運作功率較45nm工藝減少幅度可達15%。採用40nm工藝的三星低電壓DDR3記憶體在記憶體密集型負載下可以節約10%的電力。在顯示卡套用上，採用40nm設計的HD4750顯示卡TDP功耗僅80W，Radeon HD 4770隻需中型鋁製散熱器即可正常工作。

40nm工藝有助於降低成本，由於晶片面積變小，40nm技術所產生的毛利率將高於其他產品。採用40nm製程的CPU-X的晶片成本為27.3美元，40nm低功耗工藝的掩膜成本約為200萬多美元，在晶片產量均為100萬片的情況下，技術的進步有效降低了晶片的成本。

40nm製程的發熱量也相對於55nm的要低上很多，這對延長顯示卡的使用壽命很有幫助。同時，憑藉40nm核心和GDDR5顯存的結合，HD4750擁有更為優秀的超頻潛力，40nm的製程的顯示卡可超頻的空間要相對的大一些。

40nm工藝技術平台已擴展至包含專業工藝技術以拓寬產品套用。其工藝變體針對不同場景：40nm通用型針對高性能套用如中央處理器和圖形處理器；40nm低功耗針對智慧型手機、數位電視等；40nm超低功耗適用於物聯網和可穿戴設備。瑞薩的40納米MCU利用較小的電晶體尺寸和最佳化的電路設計，實現了高集成度、高能效、高性能和可擴展性。

產品套用

在圖形處理器（GPU）領域，AMD推出的RV740（Radeon HD 4770）是全球首個40nm桌面級圖形處理器，實現了GPU在製造工藝上對CPU的超越。後續的Radeon HD 5800系列等產品也採用了40nm工藝。

在微控制器（MCU）領域，瑞薩電子於2013年率先推出了基於40納米的MCU。國民技術的N32L4xx系列是業內首顆採用40nm工藝製程的低功耗MCU產品。華虹公司的40納米工藝已經獲得了意法半導體等全球知名車規級晶片製造商的認可，雙方在40納米MCU領域展開合作。

在導航與通信晶片領域，武漢夢芯科技有限公司研製的啟夢晶片是我國首款採用40納米工藝量產的支持北斗/GPS/GLONASS基帶射頻一體化晶片。司南導航的SoC晶片從130納米一路升級到40納米工藝。

在現場可程式門陣列（FPGA）領域，Altera於2008年第二季度發布的Stratix IV和HardCopy IV器件系列，標誌著世界上第一款40 nm FPGA以及業界唯一無風險40 nm ASIC移植方法的誕生。

在存儲晶片領域，三星於2009年第四季度左右開始大量生產40nm工藝的低電壓DDR3記憶體產品。新的製程提升了記憶體密度，並降低了工作電壓。

在上游關鍵材料掩膜版領域，路維光電的項目一期覆蓋130-40nm製程節點半導體掩膜版，並計畫於2025年下半年啟動40nm半導體掩膜版試生產工作。龍圖光罩已實現半導體掩模版工藝能力從130nm到65nm的跨越，並完成40nm工藝節點生產設備布局。

在其他專用晶片領域，智慧型語音晶片TX210採用台積電40nm工藝製程。中穎電子研製的AMOLED顯示驅動晶片採用40nm製程。江蘇華存發布了我國第一顆國研國造的嵌入式40納米工規級別存儲控制晶片HC5001。

技術細節

40nm工藝節點採用多種技術手段來提升性能並管理功耗。具體技術包括：全銅布線以降低電氣損耗和功率損耗；低k絕緣材料降低布線電容；多閾值電晶體和可變門長度電晶體用於平衡性能與漏電；應變矽技術提升電晶體的性能。晶片門密度是65nm工藝的2.35倍；運作功率較45nm工藝減少幅度可達15%。

台積電的40nm工藝平台衍生出針對不同套用的變體，包括通用型、低功耗、增強LP和超低功耗，並擴展至射頻、嵌入式快閃記憶體、BCD和絕緣體上矽等專業領域。通用型工藝針對中央處理器、圖形處理器等高性能套用；低功耗和增強LP工藝針對智慧型手機、數位電視等套用；超低功耗工藝適用於物聯網和可穿戴設備。

在40nm等深納米工藝下，版圖效應對器件性能影響顯著，標準單元庫設計需針對此進行最佳化。通過針對性的最佳化，例如採用多OD並聯、增加OD連續性利用LOD效應、重新排列重要MOS等設計思路，能夠有7%以上性能、功耗、面積指標的改善。

在工藝推出初期，其掩膜成本較高，約在200萬至300萬美元之間。