數字邏輯設計(第二版)

數字邏輯設計(第二版)

《數字邏輯設計(第二版)》是2012年出版的圖書,作者是薛宏熙、胡秀珠。

基本介紹

  • 書名:數字邏輯設計(第二版)
  • 作者:薛宏熙、胡秀珠
  • ISBN:9787302280323
  • 頁數:332
  • 定價:39.5元
  • 出版社:清華大學出版社
  • 出版時間:2012-7-1
  • 裝幀:平裝
圖書信息,圖書簡介,圖書前言,圖書目錄,

圖書信息

作者:薛宏熙、胡秀珠
ISBN:9787302280323
定價:39.5元
印次:2-1
裝幀:平裝
印刷日期:2012-6-21
本書第一版獲普通高等教育“十一五”國家級規劃教材

圖書簡介

本書的特點是引入了電子設計自動化(Electronic Design Automation, EDA)工具和硬體描述語言VHDL,使理論教學和上機實踐相結合,使學習基本原理和掌握設計方法相結合。從教學改革的角度看,這種教學實踐實現了學校教育和產業界接軌,實現了教材和教學方法的與時俱進。
全書共分8章和2個附錄。第1章是邏輯電路導論;第2章介紹門電路的物理實現和特性;第3 ~ 4章介紹各種組合邏輯電路及其最佳化實現;第5章介紹觸發器和暫存器;第6章介紹同步時序電路;第7章介紹異步時序電路;第8章以實例介紹數字系統的特點和設計方法。附錄A介紹EDA工具QuartusII,附錄B介紹硬體描述語言VHDL。本書所附光碟中包含了EDA軟體QuartusII 9.0網路版、PPT形式的課件以及本書中所涉及的VHDL代碼。作者將習題解答放置在清華大學出版社網站,教師向出版社提供身份證明後可免費下載。
本書可作為高等院校計算機、自動化、電子工程及相關專業“數字邏輯”課程的教材,也可作為從事相關工作的工程技術人員的參考書

圖書前言

數字邏輯是計算機、自動化、電子工程等專業的本科生核心課程之一。編寫本書的基本出發點是:理論與實踐相結合;基本理論與新的設計方法相結合。這裡所說的新的設計方法是指硬體描述語言(hardware description language, HDL)和電子設計自動化(electronic design automation, EDA)工具。第二版對第一版的部分內容做了更新和補充。
數字積體電路技術的進步主要表現在集成度的提高和EDA工具的成熟,兩者相輔相成、相互促進。在沒有EDA工具的條件下,只能依靠紙和筆進行手工設計,費時費力效果差,也無法完成大規模數字系統的設計與製造。使用EDA工具後局面將大為改觀,其主要優點如下:
(1) 設計者工作的重點是在理論的指導下對目標電路進行精確的描述,將煩瑣的細節工作交給EDA工具去做,有利於設計大規模的數字系統。
(2) 檢驗一個設計正確與否可以在EDA工具(模擬驗證)的幫助下完成,因而使設計者具備自我檢查的能力。
(3) 通過實踐完成一個特定的任務,必然印象深刻,並且這個設計不是紙面上的圖形和文字,而是可以提交給EDA工具、可直接被綜合為積體電路的設計。
雖然學習EDA工具的使用方法以及學習硬體描述語言VHDL都需要花費一定的時間和精力,但是這種付出和收穫相比,收穫將遠大於付出。從教學改革的角度看,這種教學實踐實現了學校教育和產業界接軌,實現了教材和教學方法的與時俱進。
高等教育強調創新人才的培養,重大理論的創新固然可貴,技術創新、產品創新也具有重要價值。從培養創新型人才出發,本課程必須強調基本理論,其理由如下:
(1) 理論是套用的基石。
(2) 只有掌握基本的理論知識才能更好地使用EDA工具。
(3) 理論本身也需要繼承和創新,如果不在原有的基本理論上創新,就不可能產生今天的EDA工具,而EDA工具的進一步發展仍需依賴理論的創新。限於篇幅,本書對有關EDA方面的理論有所涉及但涉及不深。
培養創新人才需要通過各個教學環節來實現,對於本課程來說,除了用紙、筆完成適量的作業以鞏固理論知識之外,更多的練習是使用EDA工具完成一系列設計。學生完成一個設計任務後,誰能告訴他這個設計是否與預期功能相符?是EDA工具!EDA工具提供的模擬波形將顯示該目標電路的行為特性。這創造了一個自主學習的環境,當學生完成了一個個任務之後,將逐漸積累起信心,使他有勇氣面對新的挑戰。
易學易懂是本書的一個重要目標。為此,在每章的開頭有【課前思考】和【學習指南】,為學習本章提供指導性意見,每章的末尾有習題供學生作練習。在文字表述上,儘量避免長篇的文字描述,而儘量多用圖形、表格、提綱等方式,以醒目的方式介紹有關知識。本書在取材方面以基本內容為主,當涉及某些難度較大而又需要一般了解的知識點時,本書給有關章節打上星號,提示有關內容不屬於基本要求。
數字積體電路技術發展到今天,特點之一是集成度很高,單個晶片內可以包含幾百萬至幾千萬個邏輯門,可以容納中等規模的數字系統,因而稱為片上系統(system on chip, SOC) 。過去以中小規模積體電路為基礎的晶片(例如74系列)將不再是我們關注的焦點,因而略去有關內容,而把重點轉向目標電路的行為描述以及調用EDA工具所提供的庫元件。特點之二是本書引入了EDA工具,因而邏輯元件的符號也採用EDA工具所使用的國際通用符號。以上兩點和國內某些同類教科書有所不同,在此加以說明。
實踐環節可分為兩個層次:第一個層次是使用EDA工具進行設計和模擬驗證,只要有微型計算機的地方就可以進行,對學生十分方便。第二個層次是在實驗裝置上做硬體實驗。前者的優點是條件容易滿足,後者的優點是真實的硬體實驗,而不是軟體模擬的結果。具體做法視學校的具體條件而定。
全書共分8章和2個附錄。第1章是邏輯電路導論,介紹數字電路的表示方法、邏輯代數以及化簡邏輯函式的基本方法。第2章介紹數字積體電路的基本元件,討論門電路的物理實現和特性。數字電路分為組合邏輯電路和時序邏輯電路,第3~4章介紹各種組合邏輯電路及其最佳化實現。第5章介紹時序電路中的記憶元件:鎖存器、觸發器和暫存器。第6章介紹同步時序電路的理論和設計方法,是全書的重點。第7章介紹異步時序電路,幫助讀者從理論的高度認識時序電路,由於難度較大、需要較多學時,作者用星號標記其為選修內容。第8章介紹幾個規模較大的數字系統,以實例展示數字系統的設計方法。第8章是第6章的延伸和提高,建議在學完第6章之後,以自學加實驗的方式完成第8章的學習

圖書目錄

第1章 邏輯電路導論 /1
1.1 開關電路數學表示方法初步 /1
1.1.1 真值表 /1
1.1.2 二進制編碼 /2
1.1.3 真值表的常見形式 /3
1.1.4 分析與綜合 /3
1.2 邏輯代數 /4
1.2.1 邏輯代數的基本運算 /4
1.2.2 邏輯函式 /6
1.2.3 邏輯代數的基本公式和運算規則 /6
1.3 用與門、或門和非門進行邏輯綜合 /9
1.4 公式法化簡邏輯函式 /10
1.5 卡諾圖 /12
1.5.1 卡諾圖是真值表的圖形表示 /12
1.5.2 用卡諾圖化簡邏輯函式 /12
1.5.3 概念提升 /16
1.6 邏輯函式的標準形式 /18
1.6.1 函式的“積之和”表達式 /18
1.6.2 函式的“和之積”表達式 /18
1.6.3 兩種表達形式的互換 /19
1.6.4 包含無關項的邏輯函式的化簡 /20
?*1.7 表格法化簡邏輯函式 /22
?*1.7.1 求質蘊含項集合 /23
?*1.7.2 求最小覆蓋 /25
1.7.3 表格法小結 /31
1.8 解題示例 /32
【本章小結】 /33
【習題】 /34
第2章 數字積體電路的基本元件--門電路 /37
2.1 概述 /37
2.2 TTL集成門電路 /40
2.2.1 TTL與非門簡介 /40
2.2.2 TTL與非門的外特性及其參數 /41
2.2.3 集電極開路的與非門 /44
2.2.4 TTL三態門 /45
2.3 MOS場效應電晶體 /46
2.4 MOS門電路 /50
2.4.1 NMOS門電路 /50
2.4.2 CMOS門電路 /52
2.4.3 其他類型的CMOS門電路 /54
2.4.4 CMOS邏輯門電性能分析 /56
2.4.5 不同類型邏輯門的配合問題 /58
2.5 74系列中小規模積體電路晶片 /58
2.6 可程式邏輯器件 /58
2.6.1 可程式邏輯陣列PLA /59
2.6.2 可程式陣列邏輯PAL和GAL /59
2.6.3 複雜可程式器件 /60
2.6.4 現場可程式門陣列 /60
2.6.5 可程式開關的物理實現 /61
2.6.6 CPLD和FPGA特點比較 /63
【本章小結】 /63
【習題】 /64
第3章 組合邏輯電路的最佳化實現 /66
3.1 組合邏輯電路的特點與最佳化實現 /66
3.2 單輸出函式和多輸出函式 /67
3.2.1 多輸出函式的化簡 /67
3.2.2 多輸出函式的最佳化實現 /71
3.2.3 用EDA工具最佳化實現組合邏輯
電路示例 /72
3.3 多級邏輯電路的綜合 /74
3.3.1 提取公因子 /74
3.3.2 功能分解 /75
3.4 組合邏輯電路積木塊 /76
3.4.1 多路選擇器 /76
3.4.2 用LUT構建更大規模的組合邏輯
電路 /78
3.4.3 編碼器 /78
3.4.4 解碼器 /81
3.4.5 數值比較器 /82
3.4.6 算術邏輯運算電路 /83
3.5 組合邏輯電路中的競爭和險象 /83
3.5.1 險象的分析 /83
3.5.2 險象的消除 /86
3.6 解題示例 /87
【本章小結】 /90
【習題】 /90
第4章 數的表示方法和算術運算電路 /94
4.1 數制和編碼 /94
4.1.1 數的位置表示法 /94
4.1.2 二進制數和十進制數的相互轉換 /95
4.1.3 八進制數的二進制編碼 /97
4.1.4 十六進制數的二進制編碼 /97
4.1.5 十進制數的二進制編碼 /98
4.1.6 格雷碼 /100
4.1.7 字元編碼 /100
4.1.8 奇偶校驗碼 /102
4.2 無符號數的加法運算 /104
4.2.1 二進制整數的加法運算 /104
4.2.2 BCD碼形式的十進制數加法運算 /107
4.3 有符號數的表示方法和算術運算 /110
4.3.1 二進制定點數的原碼錶示形式 /110
4.3.2 二進制定點數的補碼錶示形式和
加減運算 /110
4.3.3 二進制定點數的反碼錶示形式和
加減運算 /114
4.4 用EDA工具設計算術運算電路示例 /116
【本章小結】 /121
【習題】 /121
第5章 鎖存器、觸發器和暫存器 /124
5.1 鎖存器 /124
5.1.1 基本R-S鎖存器 /124
5.1.2 選通D鎖存器 /125
5.2 D觸發器 /128
5.2.1 從總體的角度觀察D觸發器 /128
5.2.2 D觸發器和D鎖存器的比較 /131
5.2.3 帶使能控制的D觸發器 /131
5.3 主從D觸發器 /133
5.4 其他類型的觸發器 /134
5.4.1 T觸發器 /134
5.4.2 JK觸發器 /135
5.5 暫存器 /136
5.6 設計示例 /138
【本章小結】 /142
【習題】 /142
第6章 同步時序電路 /144
6.1 同步時序電路概述 /144
6.2 同步時序電路的設計 /146
6.2.1 狀態圖和狀態表 /147
6.2.2 狀態分配 /149
6.2.3 確定激勵函式和輸出函式 /150
6.2.4 VHDL行為描述與使用EDA工具
設計 /150
6.3 狀態化簡 /152
6.3.1 完全規定的有限狀態機和不完全規定
的有限狀態機 /152
6.3.2 狀態化簡算法 /152
6.4 同步時序電路中的競爭和險象 /154
6.4.1 狀態變遷序列與險象的關係 /154
6.4.2 在VHDL行為描述中指定狀態
編碼 /156
6.5 算法狀態機圖 /157
6.6 解題示例 /158
【本章小結】 /168
【習題】 /169
第7章 異步時序電路 /173
7.1 異步時序電路的特點 /173
?*7.2 脈衝異步時序電路 /173
?*7.2.1 脈衝異步時序電路的分析 /174
?*7.2.2 脈衝異步時序電路的綜合 /176
?*7.3 電位異步時序電路 /180
?*7.3.1 電位異步時序電路的分析 /181
?*7.3.2 電位異步時序電路的綜合 /183
?*7.4 電位異步時序電路綜合中防範險象的
措施 /188
?*7.5 解題示例 /195
【本章小結】 /204
【習題】 /204
第8章 數字系統設計 /207
8.1 數字系統的特點和設計方法 /207
8.2 交通燈控制器設計 /208
8.3 求最大值電路的設計 /214
8.4 數字系統中某些技術細節 /219
8.4.1 減少時鐘偏移的布線網路 /220
8.4.2 觸發器的異步輸入 /220
8.4.3 消除機械開關抖動的電路 /220
【本章小結】 /221
【習題】 /221
附錄A EDA工具 QuartusII簡介 /224
A.1 QuartusII的安裝與運行 /224
A.2 設計流程 /227
A.3 項目的建立與版本管理 /229
A.3.1 建立一個新項目 /229
A.3.2 QuartusII項目的版本管理 /231
A.4 設計的原理圖描述 /233
A.4.1 進入原理圖編輯器 /233
A.4.2 從元件庫中調入元件符號 /234
A.4.3 繪製原理圖 /235
A.5 設計的VHDL描述 /236
A.5.1 進入文本編輯器 /236
A.5.2 在文本編輯器中編輯VHDL
檔案 /237
A.5.3 發現並糾正VHDL代碼中的
錯誤 /239
A.5.4 保存檔案 /239
A.6 綜合和編譯 /240
A.6.1 進入編譯器 /240
A.6.2 發現並糾正原理圖中的錯誤 /242
A.7 模擬驗證 /242
A.7.1 使用波形編輯器繪製測試向量
波形 /243
A.7.2 執行模擬 /246
A.8 層次化設計實例 /248
A.8.1 在原理圖編輯器中實現層次化
設計 /248
A.8.2 VHDL設計描述與原理圖混合使用的
層次化設計 /251
A.9 時序分析器 /254
A.10 調用帶參數的庫元件 /256
A.10.1 在原理圖編輯器中創建一個存
儲器 /256
A.10.2 初始化存儲器的內容 /261
A.10.3 存儲器的模擬實例 /262
A.11 可程式器件的物理實現 /263
A.11.1 引腳分配 /263
A.11.2 對目標器件編程 /266
A.12 用SignalTapII實時測試FPGA中的信號
波形 /271
附錄B 硬體描述語言VHDL簡介 /277
B.1 VHDL的產生與發展 /277
B.2 用VHDL建立電路模型 /278
B.2.1 電路模型 /278
B.2.2 實體聲明與結構體 /279
B.2.3 結構體的描述方式 /281
B.2.4 標識符 /281
B.3 面向模擬器的某些特性 /282
B.3.1 模擬周期 /283
B.3.2 延遲時間 /283
B.4 VHDL中的對象 /284
B.5 數據類型 /285
B.5.1 標量類型 /286
B.5.2 複合類型 /287
B.5.3 子類型 /289
B.5.4 檔案類型 /289
B.5.5 類型轉換 /289
B.6 VHDL的詞法單元 /291
B.6.1 注釋 /291
B.6.2 數字 /291
B.6.3 字元 /292
B.6.4 字元串 /292
B.6.5 位串 /292
B.7 屬性 /293
B.8 表達式與運算符 /295
B.9 子程式--過程與函式 /299
B.10 程式包與設計庫 /300
B.10.1 程式包--設計中的數據共享 /300
B.10.2 設計庫 /302
B.10.3 VHDL中名字的可見性 /302
B.10.4 library語句和use語句 /303
B.11 行為描述 /304
B.11.1 進程語句 /304
B.11.2 行為模型的順序性 /305
B.11.3 行為模型的並行性 /312
B.12 結構描述 /316
B.12.1 連線埠的基本特徵 /316
B.12.2 元件例化語句 /317
B.12.3 配置指定 /318
B.12.4 規則結構 /319
B.12.5 無連線連線埠 /320
B.13 重載 /321
B.14 VHDL保留字和預定義程式包 /322
B.14.1 VHDL保留字 /322
B.14.2 標準程式包STANDARD /323
B.14.3 IEEE多值邏輯系統程式包
std_logic_1164 /330
參考文獻 /333
第1章 邏輯電路導論 /1
1.1 開關電路數學表示方法初步 /1
1.1.1 真值表 /1
1.1.2 二進制編碼 /2
1.1.3 真值表的常見形式 /3
1.1.4 分析與綜合 /3
1.2 邏輯代數 /4
1.2.1 邏輯代數的基本運算 /4
1.2.2 邏輯函式 /6
1.2.3 邏輯代數的基本公式和運算規則 /6
1.3 用與門、或門和非門進行邏輯綜合 /9
1.4 公式法化簡邏輯函式 /10
1.5 卡諾圖 /12
1.5.1 卡諾圖是真值表的圖形表示 /12
1.5.2 用卡諾圖化簡邏輯函式 /12
1.5.3 概念提升 /16
1.6 邏輯函式的標準形式 /18
1.6.1 函式的“積之和”表達式 /18
1.6.2 函式的“和之積”表達式 /18
1.6.3 兩種表達形式的互換 /19
1.6.4 包含無關項的邏輯函式的化簡 /20
?*1.7 表格法化簡邏輯函式 /22
?*1.7.1 求質蘊含項集合 /23
?*1.7.2 求最小覆蓋 /25
1.7.3 表格法小結 /31
1.8 解題示例 /32
【本章小結】 /33
【習題】 /34
第2章 數字積體電路的基本元件--門電路 /36
2.1 概述 /36
2.2 TTL集成門電路 /39
2.2.1 TTL與非門簡介 /39
2.2.2 TTL與非門的外特性及其參數 /40
2.2.3 集電極開路的與非門 /43
2.2.4 TTL三態門 /44
2.3 MOS場效應電晶體 /45
2.4 MOS門電路 /49
2.4.1 NMOS門電路 /49
2.4.2 CMOS門電路 /51
2.4.3 其他類型的CMOS門電路 /53
2.4.4 CMOS邏輯門電性能分析 /55
2.4.5 不同類型邏輯門的配合問題 /57
2.5 74系列中小規模積體電路晶片 /57
2.6 可程式邏輯器件 /57
2.6.1 可程式邏輯陣列PLA /58
2.6.2 可程式陣列邏輯PAL和GAL /58
2.6.3 複雜可程式器件 /59
2.6.4 現場可程式門陣列 /59
2.6.5 可程式開關的物理實現 /60
2.6.6 CPLD和FPGA特點比較 /62
【本章小結】 /62
【習題】 /63
第3章 組合邏輯電路的最佳化實現 /65
3.1 組合邏輯電路的特點與最佳化實現 /65
3.2 單輸出函式和多輸出函式 /66
3.2.1 多輸出函式的化簡 /66
3.2.2 多輸出函式的最佳化實現 /69
3.2.3 用EDA工具最佳化實現組合邏輯電路示
例 /70
3.3 多級邏輯電路的綜合 /72
3.3.1 提取公因子 /72
3.3.2 功能分解 /73
3.4 組合邏輯電路積木塊 /74
3.4.1 多路選擇器 /74
3.4.2 用LUT構建更大規模的組合邏輯電路
/76
3.4.3 編碼器 /76
3.4.4 解碼器 /79
3.4.5 數值比較器 /80
3.4.6 算術邏輯運算電路 /81
3.5 組合邏輯電路中的競爭和險象 /81
3.5.1 險象的分析 /81
3.5.2 險象的消除 /84
3.6 解題示例 /85
【本章小結】 /88
【習題】 /88
第4章 數的表示方法和算術運算電路 /91
4.1 數制和編碼 /91
4.1.1 數的位置表示法 /91
4.1.2 二進制數和十進制數的相互轉換 /92
4.1.3 八進制數的二進制編碼 /94
4.1.4 十六進制數的二進制編碼 /94
4.1.5 十進制數的二進制編碼 /95
4.1.6 格雷碼 /97
4.1.7 字元編碼 /97
4.1.8 奇偶校驗碼 /99
4.2 無符號數的加法運算 /101
4.2.1 二進制整數的加法運算 /101
4.2.2 BCD碼形式的十進制數加法運算 /104
4.3 有符號數的表示方法和算術運算 /107
4.3.1 二進制定點數的原碼錶示形式 /107
4.3.2 二進制定點數的補碼錶示形式和加減運
算 /107
4.3.3 二進制定點數的反碼錶示形式和加減運
算 /111
4.4 用EDA工具設計算術運算電路示例 /113
【本章小結】 /118
【習題】 /118
第5章 鎖存器、觸發器和暫存器 /121
5.1 鎖存器 /121
5.1.1 基本R-S鎖存器 /121
5.1.2 選通D鎖存器 /122
5.2 D觸發器 /125
5.2.1 從總體的角度觀察D觸發器 /125
5.2.2 D觸發器和D鎖存器的比較 /128
5.2.3 帶使能控制的D觸發器 /128
5.3 主從D觸發器 /130
5.4 其他類型的觸發器 /131
5.4.1 T觸發器 /131
5.4.2 JK觸發器 /132
5.5 暫存器 /133
5.6 設計示例 /135
【本章小結】 /139
【習題】 /139
第6章 同步時序電路 /141
6.1 同步時序電路概述 /141
6.2 同步時序電路的設計 /143
6.2.1 狀態圖和狀態表 /144
6.2.2 狀態分配 /146
6.2.3 確定激勵函式和輸出函式 /147
6.2.4 VHDL行為描述與使用EDA工具設計
/147
6.3 狀態化簡 /149
6.3.1 完全規定的有限狀態機和不完全規定的
有限狀態機 /149
6.3.2 狀態化簡算法 /149
6.4 同步時序電路中的競爭和險象 /151
6.4.1 狀態變遷序列與險象的關係 /151
6.4.2 在VHDL行為描述中指定狀態編碼
/153
6.5 算法狀態機圖 /154
6.6 解題示例 /155
【本章小結】 /163
【習題】 /163
第7章 異步時序電路 /167
7.1 異步時序電路的特點 /167
?*7.2 脈衝異步時序電路 /167
?*7.2.1 脈衝異步時序電路的分析 /168
?*7.2.2 脈衝異步時序電路的綜合 /170
?*7.3 電位異步時序電路 /174
?*7.3.1 電位異步時序電路的分析 /175
?*7.3.2 電位異步時序電路的綜合 /177
?*7.4 電位異步時序電路綜合中防範險象的措施
/182
?*7.5 解題示例 /189
【本章小結】 /198
【習題】 /198
第8章 數字系統設計 /201
8.1 數字系統的特點和設計方法 /201
8.2 交通燈控制器設計 /202
8.3 求最大值電路的設計 /208
8.4 數字系統中某些技術細節 /213
8.4.1 減少時鐘偏移的布線網路 /214
8.4.2 觸發器的異步輸入 /214
8.4.3 消除機械開關抖動的電路 /214
【本章小結】 /215
【習題】 /215
附錄A EDA工具 QuartusII簡介 /218
A.1 QuartusII的安裝與運行 /218
A.1.1 QuartusII的首次安裝 /219
A.1.2 申請授權檔案 /220
A.1.3 改變QuartusII主界面的樣式 /220
A.2 設計流程 /222
A.3 項目的建立與版本管理 /223
A.3.1 建立一個新項目 /223
A.3.2 QuartusII項目的版本管理 /225
A.4 設計的原理圖描述 /227
A.4.1 進入原理圖編輯器 /227
A.4.2 從元件庫中調入元件符號 /228
A.4.3 繪製原理圖 /229
A.5 設計的VHDL描述 /230
A.5.1 進入文本編輯器 /231
A.5.2 在文本編輯器中編輯VHDL檔案
/231
A.5.3 發現並糾正VHDL代碼中的錯誤
/232
A.5.4 保存檔案 /234
A.6 綜合和編譯 /234
A.6.1 進入編譯器 /234
A.6.2 發現並糾正原理圖中的錯誤 /236
A.7 模擬驗證 /236
A.7.1 使用波形編輯器繪製測試向量波形
/237
A.7.2 執行模擬 /240
A.8 層次化設計實例 /242
A.8.1 在原理圖編輯器中實現層次化設計
/242
A.8.2 VHDL設計描述與原理圖混合使用的
層次化設計 /245
A.9 時序分析器 /248
A.10 調用帶參數的庫元件 /250
A.10.1 在原理圖編輯器中創建一個存儲器
/250
A.10.2 初始化存儲器的內容 /255
A.10.3 存儲器的模擬實例 /256
A.11 可程式器件的物理實現 /257
A.11.1 引腳分配 /257
A.11.2 對目標器件編程 /260
A.12 用SignalTapII實時測試FPGA中的信號波形
/265
附錄B 硬體描述語言VHDL簡介 /271
B.1 VHDL的產生與發展 /271
B.2 用VHDL建立電路模型 /272
B.2.1 電路模型 /272
B.2.2 實體聲明與結構體 /273
B.2.3 結構體的描述方式 /275
B.2.4 標識符 /275
B.3 面向模擬器的某些特性 /276
B.3.1 模擬周期 /277
B.3.2 延遲時間 /277
B.4 VHDL中的對象 /278
B.5 數據類型 /279
B.5.1 標量類型 /280
B.5.2 複合類型 /281
B.5.3 子類型 /283
B.5.4 檔案類型 /283
B.5.5 類型轉換 /283
B.6 VHDL的詞法單元 /285
B.6.1 注釋 /285
B.6.2 數字 /285
B.6.3 字元 /286
B.6.4 字元串 /286
B.6.5 位串 /286
B.7 屬性 /287
B.8 表達式與運算符 /289
B.9 子程式--過程與函式 /293
B.10 程式包與設計庫 /294
B.10.1 程式包--設計中的數據共享 /294
B.10.2 設計庫 /296
B.10.3 VHDL中名字的可見性 /296
B.10.4 library語句和use語句 /297
B.11 行為描述 /298
B.11.1 進程語句 /298
B.11.2 行為模型的順序性 /299
B.11.3 行為模型的並行性 /306
B.12 結構描述 /310
B.12.1 連線埠的基本特徵 /310
B.12.2 元件例化語句 /311
B.12.3 配置指定 /312
B.12.4 規則結構 /313
B.12.5 無連線連線埠 /314
B.13 重載 /315
B.14 VHDL保留字和預定義程式包 /316
B.14.1 VHDL保留字 /316
B.14.2 標準程式包STANDARD /317
B.14.3 IEEE多值邏輯系統程式包std_logic_
1164 /324
參考文獻 /327

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