數字積體電路設計(人民郵電出版社出版書籍)

積體電路設計類圖書。本書緊密地將理論與實際結合起來，注重提高學生分析問題和解決問題的能力，本書可作為高等院校電子信息類專業高年級本科生和研究生的教材和學習參考資料。

基本介紹

• 書名：數字積體電路設計
• 作者：（瑞士）克斯林
• 原版名稱：Digital Integrated Circuit Design
• ISBN：9787115223586
• 頁數：845
• 定價：119.00
• 出版社：人民郵電出版社 
• 出版時間： 2010-5-1
• 裝幀：平裝
• 開本：16開
• 字數：872000
• 紙張：膠版紙

內容簡介

本書從架構與算法講起，介紹了功能驗證、VHDL建模、同步電路設計、異步數據獲取、能耗與散熱、信號完整性、物理設計、設計驗證等必備技術，還講解了VLSI經濟運作與項目管理，並簡單闡釋了CMOS技術的基礎知識，全面覆蓋了數字積體電路的整個設計開發過程。

本書既可作為高等院校微電子、電子技術等相關專業高年級師生和研究生的參考教材，也可供半導體行業工程師參考。

圖書信息2

基本信息

作者：李哲英，駱麗　編著

ISBN：10位[7111219767]13位[9787111219767]

出版社：機械工業出版社

出版日期：2008-1-1

定價：￥35.00元

內容提要

本書主要介紹了積體電路設計理論與技術的核心，內容包括積體電路理論與技術的發展簡史、數字積體電路設計概論、VerilogHDL數字電路描述、數字邏輯模型與仿真分析、數字電路的邏輯設計、數字系統ASIC實現方法、數字積體電路結構設計、CMOS數字積體電路版圖設計、數字積體電路設計中的規劃、數字積體電路IP核套用技術。

編輯推薦

本書以直觀的角度、嚴密的思維邏輯，介紹了積體電路設計理論與技術的核心，內容包括積體電路理論與技術的發展簡史、數字積體電路設計概論、數字邏輯模型與仿真分析、數字電路的邏輯設計、數字系統ASIC實現辦法、數字積體電路結構設計、CMOS數字積體電路板圖設計。全書論述清晰，重點突出，實用性強，將理論與實際結合，提供了大量現代工業中的設計實例，介紹了許多實用的設計技巧，是從事這一領域的工程技術人員必備的參考書，同時也是一本不可多得的適合各電類專業高年級本科生和研究生學習的教材。

圖書目錄

第1章 微電子學導引

1.1 經濟的影響

1.2 概念和術語

1.2.1 吉尼斯紀錄的視角

1.2.2 市場視角

1.2.3 生產的視角

1.2.4 設計工程師的視角

1.2.5 商業的視角

1.3 數字VLSI設計流程

1.3.1 Y圖，數字電子系統的地圖

1.3.2 VLSI設計的主要階段

1.3.3 單元庫

1.3.4 電子設計自動化軟體

1.4 FPL

1.4.1 配置技術

1.4.2 硬體資源的結構

1.4.3 商業產品

1.5 問題

1.6 附錄I：邏輯系列的簡明術語表

1.7 附錄II：用圖表彙編電路有關的術語

第2章 從算法到架構

2.1 架構設計的目標

2.2 兩種相對的架構

2.2.1 算法的什麼性質使得它適合專用的VLSI架構

2.2.2 在相對的架構中間有很大的空間

2.2.3 通用處理單元和專用處理單元的聯合

2.2.4 協處理器

2.2.5 專用指令集處理器

2.2.6 可配置計算

2.2.7 可擴展指令集處理器

2.2.8 摘要

2.3 VLSI架構設計的變換方法

2.3.1 算法領域的再建模空間

2.3.2 架構領域的再建模空間

2.3.3 系統工程師和VLSI設計師必須通力合作

2.3.4 描述處理算法的圖示方法

2.3.5 同形架構

2.3.6 架構選擇的優缺點

2.3.7 計算周期與時鐘周期

2.4 組合運算的等價變換

2.4.1 共同的前提

2.4.2 疊代分解

2.4.3 流水線

2.4.4 複製

2.4.5 時間共享

2.4.6 結合變換

2.4.7 其他代數變換

2.4.8 摘要

2.5 臨時數據存儲的方法

2.5.1 數據訪問模式

2.5.2 可用的存儲器配置和面積占用

2.5.3 存儲容量

2.5.4 片外的連線和成本

2.5.5 延遲和時序

2.5.6 摘要

2.6 非遞歸計算的等價變?

2.6.1 重定時

2.6.2 回顧流水線

2.6.3 脈動變換

2.6.4 回顧疊代分解和時間共享

2.6.5 回顧複製

2.6.6 摘要

2.7 遞歸計算的等價變換

2.7.1 反饋的障礙

2.7.2 展開第一階循環

2.7.3 更高階的循環

2.7.4 時變的循環

2.7.5 非線性或一般的循環

2.7.6 流水線交織不是等價變換

2.7.7 摘要

2.8 變換方法的推廣

2.8.1 推廣到其他細節層次

2.8.2 串列位架構

2.8.3 分散式算法

2.8.4 推廣到其他代數結構

2.8.5 摘要

2.9 結論

2.9.1 總結

2.9.2 從能量角度看非常好的架構選擇

2.9.3 評估架構選擇的指南

2.10 問題

2.11 附錄I：代數結構的辭彙表概要

2.12 附錄II：VLSI子函式的面積和延時數據

第3章 功能驗證

3.1 如何建立有效的功能規格說明

3.1.1 形式化的規格說明

3.1.2 快速原型

3.2 制定適合的仿真策略

3.2.1 需要什麼條件才能在仿真中發現設計缺陷

3.2.2 仿真和回響檢查必須自動發生

3.2.3 徹底的驗證仍然是個難以達到的目標

3.2.4 所有的局部驗證的技術都有各自的缺陷

3.2.5 從多個來源蒐集測試用例會有幫助

3.2.6 基於斷言的驗證也有幫助

3.2.7 把測試開發和電路設計分開也有幫助

3.2.8 虛擬原型有助於產生期望的回響

3.3 在整個設計周期里重用相同的功能量規

3.3.1 處理激勵和期望回響可選方法

3.3.2 模組化的測試平台設計

3.3.3 激勵和回響明確定義的時間表

3.3.4 略過冗餘的仿真序列降低運行次數

3.3.5 抽象到對更高層次數據的更高層次處理

3.3.6 在多個電路模型之間吸收延遲變化

3.4 結論

3.5 問題

3.6 附錄I：功能驗證的形式方法

3.7 附錄II：為仿真和測試推導一個前後一致的時間表

第4章 使用VHDL為硬體建模

4.1 動機

4.1.1 為什麼要做硬體綜合

4.1.2 VHDL還有哪些替代者

4.1.3 IEEE 1076標準的起源和目的是什麼

4.1.4 為什麼要費力去學硬體描述語言

4.1.5 議程

4.2 關鍵概念和VHDL結構

4.2.1 電路層次和連線

4.2.2 並行進程和進程互動

4.2.3 離散信號代替電信號

4.2.4 基於事件的時間概念用於控制仿真

4.2.5 模型參數化工具

4.2.6 從程式語言借用的概念

4.3 把VHDL用於硬體綜合

4.3.1 綜合概述

4.3.2 數據類型

4.3.3 暫存器、有限狀態機和其他時序子電路

4.3.4 RAM、ROM和其他宏單元

4.3.5 必須在網表級別控制的電路

4.3.6 時序約束

4.3.7 關於綜合的限制和警告

4.3.8 如何逐步建立暫存器傳輸級模型

4.4 把VHDL用於硬體仿真

4.4.1 數字仿真的要素

4.4.2 一般測試模組解析

4.4.3 改編來適應手邊的設計問題

4.4.4 IEEE 1076.4 VITAL模型標準

4.5 小結

4.6 問題

4.7 附錄I：關於VHDL的書籍和網頁

4.8 附錄II：相關的擴展和標準

4.8.1 受保護的共享變數IEEE 1076a

4.8.2 模擬和混合信號擴展IEEE 1076.1

4.8.3 實數和複數的數學包IEEE 1076.2

4.8.4 算術包IEEE 1076.3

4.8.5 指定作為綜合的語言子集IEEE 1076.6

4.8.6 標準延時格式(SDF)IEEE 1497

4.8.7 類型轉換函式的一個便捷的彙編

4.9 附錄III：VHDL模型的例子

4.9.1 組合電路模型

4.9.2 Mealy、Moore和Medvedev狀態機

4.9.3 狀態化簡和編碼

4.9.4 仿真測試平台

4.9.5 使用不同廠商的VHDL工具

第5章 同步電路設計情況

5.1 引言

5.2 控制狀態改變的重要選擇

5.2.1 同步時鐘

5.2.2 異步時鐘

5.2.3 自定時時鐘

5.3 為什麼在VLSI中嚴格的時鐘方案絕對必要

5.3.1 冒險的危險

5.3.2 同步時鐘的優缺點

5.3.3 按需提供時鐘不是VLSI的選擇

5.3.4 完全自定時的時鐘通常也不是個選擇

5.3.5 系統時鐘的混合方案

5.4 同步電路設計的注意事項

5.4.1 第一條指導原則：分離信號種類

5.4.2 第二條指導原則：允許電路在時鐘到達前穩定

5.4.3 更詳細的同步設計規則

5.5 結論

5.6 問題

5.7 附錄：關於識別信號種類

5.7.1 信號種類

5.7.2 有效電平

5.7.3 波形的信息

5.7.4 三態性能

5.7.5 輸入、輸出和雙向端點

5.7.6 當前狀態與下一個狀態

5.7.7 句法慣例

5.7.8 關於VHDL中的大寫和小寫字母的注釋

5.7.9 關於名字跨EDA平台可移植性的注釋

第6章 同步電路的時鐘

6.1 時鐘分配的困難是什麼

6.1.1 議程

6.1.2 時鐘分配有關的時間量

6.2 一個電路可以承受多大的偏移和抖動

6.2.1 基本知識

6.2.2 單邊沿觸發一相時鐘

6.2.3 雙邊沿觸發的一相時鐘

6.2.4 對稱的電平敏感兩相時鐘

6.2.5 非對稱的電平敏感兩相時鐘

6.2.6 一線電平敏感兩相時鐘

6.2.7 電平敏感一相時鐘和行波流水線

6.3 如何把時鐘偏移保持在緊密的範圍內

6.3.1 時鐘波形

6.3.2 集中式時鐘緩衝器

6.3.3 分散式時鐘緩衝器樹

6.3.4 混合式時鐘分布網路

6.3.5 時鐘偏移分析

6.4 如何實現友好的輸入/輸出時序

6.4.1 友好的和不友好的I/O時序對比

6.4.2 時鐘分布延時對I/O時序的影響

6.4.3 PTV變化對I/O時序的影響

6.4.4 暫存?輸入和輸出

6.4.5 在輸入端人為增加組合延時

6.4.6 用提前的時鐘驅動輸入暫存器

6.4.7 從最慢的器件中抽出一個時鐘域的時鐘

6.4.8 通過PLL和DLL實現“零延時”時鐘分布

6.5 如何正確地實現門控時鐘

6.5.1 傳統的帶使能反饋型暫存器

6.5.2 天然的和不可靠的門控時鐘方案

6.5.3 某些情況下可行的簡單門控時鐘方案

6.5.4 可靠的門控時鐘方案

6.6 小結

6.7 問題

第7章 異步數據採集

7.1 動機

7.2 向量採集?數據一致性問題

7.2.1 簡單的並行位同步

7.2.2 單位距離編碼

7.2.3 交叉向量的消除

7.2.4 握手

7.2.5 部分握手

7.3 標量採集的數據一致性問題

7.3.1 完全沒有同步

7.3.2 多地點同步

7.3.3 單地點同步

7.3.4 由慢時鐘同步

7.4 同步器的亞穩態行為

7.4.1 邊際觸發及其如何回到確定狀態

7.4.2 對電路功能的影響

7.4.3 一個評價同步器可靠性的統計模型

7.4.4 準同步接口

7.4.5 亞穩態行為的?制

7.5 小結

7.6 問題

第8章 門級和電晶體級設計

8.1 CMOS邏輯門

8.1.1 作為開關的MOSFET

8.1.2 反相器

8.1.3 簡單的CMOS門電路

8.1.4 複合門

8.1.5 有高阻抗能力的門電路

8.1.6 奇偶校驗門電路

8.1.7 加法器片

8.2 CMOS雙穩態

8.2.1 鎖存器

8.2.2 功能鎖存器

8.2.3 單邊沿觸發的觸發器

8.2.4 所有觸發器的根源

8.2.5 雙邊沿暫存器

8.2.6 摘要

8.3 CMOS?上存儲器

8.3.1 SRAM

8.3.2 DRAM

8.3.3 其他的區別和共同點

8.4 CMOS的電學精巧設計

8.4.1 紐扣

8.4.2 施密特觸發器

8.4.3 打結單元

8.4.4 填充單元

8.4.5 電平位移器和輸入/輸出緩衝器

8.4.6 數字可調延時線

8.5 陷阱

8.5.1 匯流排和三態節點

……

第9章 能量效率與熱量排除

第11章 物理設計

第12章 設計驗證

第13章 VLSI經濟學和項目管理

第14章 CMOS工藝基礎

第15章 展望